CN100477264C - 晶体管及其制造方法 - Google Patents

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Abstract

本发明涉及一种晶体管及其制造方法。本发明的晶体管制造方法包括在半导体衬底的{100}面的表面上形成栅图形；在所述栅图形的侧壁上形成第一隔离壁；在所述第一隔离壁上形成第二隔离壁；蚀刻所述半导体衬底的邻近所述栅图形的两侧的部分，从而形成凹陷，该凹陷包括高度低于所述表面的{100}面的底面、以及连接所述表面与所述底面的{111}面的侧面，该凹陷暴露出所述第一隔离壁和所述第二隔离壁或者所述第一隔离壁、所述第二隔离壁和所述栅图形的一部分；在所述凹陷中生长外延层；以及将杂质注入所述外延层中从而形成杂质区。

Description

晶体管及其制造方法
技术领域
本发明涉及一种晶体管及其制造方法。更加特别地，本发明涉及一种包括具有改善的特性的杂质区的晶体管及制造该晶体管的方法。
背景技术
通常，半导体器件的晶体管包括形成在半导体衬底上的栅结构、以及设置在衬底的邻近栅结构两侧部分的源/漏区。该栅结构包括形成在衬底上的栅绝缘层图形、形成在栅绝缘层图形上的导电层图形、形成在导电层图形上的硬掩模层图形、以及形成在导电层图形侧壁上的隔离壁。
导电层图形选择性地在衬底中形成沟道区，其电连接源区与漏区。源区向沟道区提供载流子，而漏区释放出由源区提供的载流子。
在传统晶体管中，源/漏区与衬底之间的界面可能由于快速电子导致的热载流子现象而破坏。为防止热载流子现象，提出了形成具有弱掺杂漏(LDD)结构的源/漏区的方法。然而，在形成LDD结构的工艺中，在热处理杂质从而形成源/漏区的同时，杂质可能扩散到衬底中，因而减小沟道区宽度。随着半导体器件的高度集成，沟道区的宽度进一步减小。这称作短沟道效应。在沟道区的宽度减小时，邻近源区的耗尽层可以与邻近漏区的耗尽层电连接，使得可能在晶体管中发生穿通(punch-through)。穿通是尽管未向导电层图形施加阈值电压但载流子通过沟道区在源区与漏区之间移动的现象。在晶体管中发生穿通时，该晶体管可能完全失效。
为防止LDD结构中的短沟道效应，美国专利No.6,599,803和美国专利No.6,605,498中公开了一种形成具有单漏(single drain)单元结构的半导体器件的方法。根据上述美国专利中公开的方法，在栅电极的两侧形成凹陷。在该凹陷中生长包括硅-锗的外延层，从而形成单漏单元结构。另外，在韩国专利特开公告No.2003-82820中公开了一种形成半导体器件的方法。根据上述韩国专利特开公告中公开的方法，在栅电极的两侧形成沟槽(trench)。在栅电极的侧壁之下该沟槽中形成包括绝缘材料的隔离壁。
上述形成具有单漏单元结构的晶体管的传统方法可具有诸如相对低的电阻、陡峭的PN结、降低的热积累等一些优点。因此，传统的形成晶体管的方法可以应用于栅宽度低于约100nm的晶体管。
然而，通过传统方法形成的晶体管还具有一些有待改进的特性，诸如更低的电阻、更陡峭的PN结等。因此，传统方法可能无法轻易地应用于栅宽度低于约10nm的高集成的晶体管。
发明内容
本发明提供一种高度集成的晶体管，该晶体管包括改善的结构，其具有出色的电学特性。
本发明还提供一种形成晶体管的方法。
根据本发明的一个方面，提供一种晶体管，其包括半导体衬底，该衬底具有{100}晶面的第一表面、高度比第一表面低的{100}晶面的第二表面、以及连接第一表面与第二表面的{111}晶面的侧面。栅结构形成在第一表面上。外延层形成在第二表面和侧面上。杂质区邻近栅结构的两侧形成。
根据本发明的一个实施例，杂质区具有与半导体衬底的侧面基本相一致的侧面。或者，每个杂质区可以具有设置在栅结构中心部分与半导体衬底的侧面之间的侧面。
根据本发明的另一实施例，环(halo)注入区形成在半导体衬底的与半导体衬底的侧面相接触的部分。环注入区防止掺杂到杂质区中的杂质扩散到半导体衬底中。
根据本发明的另一方面，提供一种晶体管，其包括半导体衬底，该衬底具有{100}晶面的第一表面、位于第一表面两侧的{100}晶面的两第二表面、以及分别连接第一表面与第二表面的{111}晶面的两侧面。第二表面的高度比第一表面低。栅结构形成在第一表面上。两外延层分别形成在第二表面和侧面上。两杂质区分别形成在外延层中。
在一个实施例中，隔离部件分别形成在栅图形的侧壁上。在一个实施例中，侧面位于隔离部件下。外延层可以包括硅-锗。
在一个实施例中，杂质区基本包括侧面，杂质区包括半导体衬底的侧面与栅结构的中心部分之间的侧面。杂质区可以用碳、硼或磷掺杂。
晶体管还可包括分别形成在半导体衬底的与半导体衬底的侧面接触的部分的环注入区，环注入区防止杂质区中的杂质扩散到半导体衬底中。环注入区可以包括与杂质区本质上不同的导电类型。
在一个实施例中，外延层包括由{111}面的侧面朝[111]方向生长的第一晶体结构和由{100}面的第二表面朝[100]方向生长的第二晶体结构。
外延层可以包括比半导体衬底的第一表面高的表面。
根据本发明的又一方面，提供一种制造晶体管的方法。在该制造晶体管的方法中，提供半导体衬底，其包括{100}晶面的第一表面、高度比第一表面低的{100}晶面的第二表面、以及连接第一表面与第二表面的{111}晶面的侧面。栅结构形成在第一表面上。在第二表面和侧面上生长外延层。向外延层中注入杂质从而形成杂质区。
在一个实施例中，形成栅结构包括：在第一表面上形成栅绝缘层图形；以及在栅绝缘层图形上形成导电图形。
该方法还可包括在导电层图形上形成硬掩模层图形。
该方法还可包括在导电层图形的侧壁上形成隔离部件。侧面可位于隔离部件下。形成隔离部件可以包括：在导电层图形的侧壁上形成第一隔离壁；以及在第一隔离壁上形成第二隔离壁。第一和第二隔离壁可以包括基本相同的材料。第一和第二隔离壁包括氮化物。
在一个实施例中，第二表面和侧面通过部分蚀刻半导体衬底而形成。半导体衬底可以使用包括HCl、以及GeH4、SiH4和SiH2Cl2中的至少一种的蚀刻气体部分地蚀刻。半导体衬底可以在约500至700℃的温度部分地蚀刻。在一个实施例中，该方法还包括在部分地蚀刻半导体衬底前将环掺杂剂注入半导体衬底中从而形成初步环注入区；并且在部分地蚀刻半导体衬底期间部分地去除初步环注入区，从而形成与半导体衬底的侧面相接触的环注入区，环注入区防止杂质扩散到半导体衬底中。在一个实施例中，环掺杂剂包括与杂质区的导电类型基本不同的导电类型。
在一个实施例中，外延层包括硅-锗。
在一个实施例中，外延层包括由{111}面的侧面朝[111]方向生长的第一晶体结构和由{100}面的第二表面朝[100]方向生长的第二晶体结构。
在一个实施例中，外延层包括比半导体衬底的第一表面高的表面。
在一个实施例中，注入杂质与生长外延层同时进行。
在一个实施例中，杂质包括碳、硼或磷。
根据本发明的一个实施例，在蚀刻半导体衬底从而形成第二表面和侧面之前，将环掺杂剂注入半导体衬底中，从而形成初步环注入区。在蚀刻工艺期间部分地去除初步环注入区，从而形成与侧面相接触的环注入区，因而防止杂质扩散到半导体衬底中。
根据本发明的另一个实施例，杂质在外延层生长的同时注入半导体衬底中。
根据本发明的又一方面，提供一种制造晶体管的方法。在该制造晶体管的方法中，在半导体衬底的{100}晶面的表面上形成栅图形。在栅图形的侧壁上形成第一隔离壁。在第一隔离壁上形成第二隔离壁。部分地蚀刻半导体衬底邻近栅图形两侧的部分，从而形成暴露出部分栅图形、第一隔离壁和第二隔离壁的凹陷。该凹陷具有高度低于所述表面的{100}晶面的底面和连接所述表面与底面的{111}晶面的侧面。生长外延层从而填充凹陷。随后将杂质注入外延层中从而形成杂质区。
在一个实施例中，侧面位于第一和第二隔离壁下。
在一个实施例中，该方法还包括，在形成第二隔离壁前，使用第一隔离壁作为离子注入掩模将环掺杂剂注入半导体衬底中，从而形成初步环注入区；并且在形成凹陷期间部分地去除初步环注入区，从而形成与半导体衬底的侧面相接触的环注入区，环注入区防止杂质扩散到半导体衬底中。
在一个实施例中，进行蚀刻部分半导体衬底使用包括HCl、以及GeH4、SiH4和SiH2Cl2中的至少一种的蚀刻气体。
在一个实施例中，蚀刻部分半导体衬底在约500至700℃的温度进行。
在一个实施例中，外延层包括比半导体衬底的表面高的表面。
在一个实施例中，外延层包括硅-锗。
在一个实施例中，注入杂质与生长外延层同时进行。
根据本发明的又一方面，提供一种制造晶体管的方法。在该制造晶体管的方法中，在半导体衬底的{100}晶面的表面上形成栅图形。在栅图形的侧壁上形成第一隔离壁。部分蚀刻半导体衬底的邻近栅图形两侧的部分，从而形成暴露部分栅图形和第一隔离壁的凹陷。该凹陷具有高度低于所述表面的{100}晶面的底面和连接所述表面与底面的{111}晶面的侧面。生长外延层从而填充凹陷。在第一隔离壁和外延层上形成第二隔离壁。随后将杂质注入外延层中从而形成杂质区。
在一个实施例中，该方法还包括，在蚀刻部分半导体衬底前，使用第一隔离壁作为离子注入掩模将环掺杂剂注入半导体衬底中，从而形成初步环注入区；并且在形成凹陷期间部分地去除初步环注入区，从而形成与凹陷的侧面相接触的环注入区，环注入区防止杂质扩散到半导体衬底中。在一个实施例中，外延层包括比半导体衬底的表面高的表面。
根据本发明，由于杂质区具有{111}晶面的侧面，PN结可以陡峭地形成。因而可以防止杂质区之间短沟道效应的产生，从而获得具有改善的电学特性的晶体管。
附图说明
从对本发明的优选方面更加具体的描述，将使本发明的上述及其它目的、特征和优点变得明显，如附图所示，附图中相同的附图标记在不同的视图中始终表示相同的部件。图不必按比例，相反重点放在说明本发明的原理上。图中，为清楚起见夸大了层的厚度。
图1为示出根据本发明第一实施例的晶体管的截面图；
图2至5为示出形成图1的晶体管的方法的截面图；
图6和7为示出形成根据本发明第二实施例的晶体管的方法的截面图；
图8至12为示出形成根据本发明第三实施例的晶体管的方法的截面图；
图13为示出根据本发明第四实施例的晶体管的截面图；
图14至18为示出形成图13的晶体管的方法的截面图；
图19和20为示出形成根据本发明第五实施例的晶体管的方法的截面图；
图21至26为示出形成根据本发明第六实施例的晶体管的方法的截面图；以及
图27为示出根据本发明第七实施例的晶体管的截面图。
具体实施方式
以下，将参照附图更加全面地描述本发明，附图中示出了本发明的实施例。可以理解，在诸如层、区域或衬底的元件被称为在另一元件“上”或“到其上”时，其可以直接在该另一元件上，或者也可以存在居间的元件。
实施例1
图1为示出根据本发明第一实施例的晶体管的截面图。
参照图1，本实施例的晶体管100包括诸如硅(Si)衬底或硅-锗(Si-Ge)衬底的半导体衬底110、形成在半导体衬底110上的栅结构120、形成在半导体衬底110的邻近栅结构120的部分的两外延层150、以及分别形成在外延层150中的杂质区。
半导体衬底110具有包括沿{100}面取向的硅的表面118。栅结构120形成在衬底110的表面118上。
两个凹陷112分别形成在表面118邻近栅结构120的部分处。凹陷112分别包括底面116和侧面114。底面116包括沿{100}面取向的硅，而侧面114包括沿{111}面取向的硅。每个底面116具有远低于衬底110的表面118的高度。每个侧面114在底面116与表面118之间，从而连接底面116与表面118。由于{111}面的侧面114被定位，侧面114与底面116之间的角度约为54.7°。例如，在形成晶体管100的工艺中，该角度可以不小于约50°或约54.7°。当侧面114与底面116之间的角度优选地在约50至约65°，优选为约54.7至约65°的范围内时，侧面114可以视作包括基本沿{111}面取向的硅。
栅结构120包括形成在衬底110的表面118上的栅图形130、以及形成在栅图形130侧壁上的隔离部件。
栅图形130包括形成在衬底110的表面118上的栅绝缘层图形132、形成在栅绝缘层图形132上的导电层图形134、以及形成在导电层图形134上的硬掩模层136。
衬底110的表面118的在栅绝缘层图形132下的部分起到选择性地电连接一个杂质区与另一个杂质区的沟道层的作用。
栅绝缘层132可以包括氧化硅、氮氧化硅、金属氧化物、金属氮氧化物等。导电层图形134可以包括金属例如钨(W)、铜(Cu)、铝(Al)、金属氮化物等。另外，硬掩模层136可以包括氮化硅。
每个隔离部件可具有双隔离壁结构。即，每个隔离部件包括第一隔离壁142和第二隔离壁144。第一隔离壁142形成在栅图形130的侧壁上，而第二隔离壁144位于第一隔离壁142上。由于隔离部件确保晶体管100足够的沟道长度，因此可以防止晶体管100中产生短沟道效应。具体而言，凹陷112的侧面114在栅图形130与第二隔离壁144之间。第一和第二隔离壁142和144可以包括基本相同的材料，例如氮化硅。或者，第一和第二隔离壁142和144可以包括彼此不同的材料。例如，第一隔离壁142可以包括氧化物，而第二隔离壁144可以包括氮化物。另外，每个隔离部件可以具有单隔离壁结构。
外延层150分别形成在凹陷112中。外延层150可以包括硅锗。硅锗膜由凹陷112的侧面114和底面116生长，从而形成填满凹陷112的外延层150。结果，每个外延层150具有{111}面的侧面和{100}面的底面，使得外延层150可以具有异质结构。
杂质注入到外延层150中，从而在外延层150中形成杂质区。杂质可以包括碳(C)、硼(B)、磷(P)等。根据本实施例，每个杂质区具有与外延层150基本相同的区域。因而，每个杂质区可以具有基本与外延层150的侧面一致的侧面。
以下，将参照附图详细描述图1的晶体管的制造方法。
图2至5为示出制造图1的晶体管的方法的截面图。
参照图2，栅图形130形成在{100}晶面的表面118上。衬底110可以相当于硅衬底或硅锗衬底。具体而言，绝缘层(未示出)形成在衬底110的表面118上。绝缘层可以包括氧化物。导电层(未示出)形成在绝缘层上。导电层可以包括诸如钨的金属。硬掩模层(未示出)形成在导电层上。硬掩模层可以包括诸如氮化硅的氮化物。光致抗蚀剂图形(未示出)形成在硬掩模层上。硬掩模层、导电层和绝缘层使用光致抗蚀剂图形作为蚀刻掩模被部分地蚀刻，因而在衬底110的表面118上形成栅图形130。栅图形130包括绝缘层图形132、导电层图形134和硬掩模层图形136。随后，栅图形上的光致抗蚀剂图形通过灰化工艺和/或剥离工艺去除。
参照图3，第一氮化物层(未示出)形成在衬底110上从而覆盖栅图形130。部分地蚀刻第一氮化物层从而在栅图形130的侧壁上形成第一隔离壁142。例如，第一氮化物层包括氮化硅。
第二氮化物层(未示出)随后形成在衬底110上从而覆盖栅图形130和第一隔离壁142。例如，第二氮化物层包括氮化硅。部分地蚀刻第二氮化物层从而分别在第一隔离壁142上形成第二隔离壁144。因而，在栅图形130的侧壁上形成包括第一和第二隔离壁142和144的隔离部件。结果，包括栅图形130和隔离部件的栅结构120形成在衬底110上。
参照图4，部分地蚀刻衬底110邻近的栅结构120两侧的部分，从而形成具有{111}晶面的侧面114和{100}晶面的底面116的凹陷112。可以通过使用包括氯化氢(HCl)的蚀刻气体的干法蚀刻工艺蚀刻部分衬底110。当凹陷112形成时，第一和第二隔离壁142和144的底面通过凹陷112暴露。可选择地，第一和第二隔离壁142和144的底面以及栅图形130的一部分可以通过凹陷112暴露
通常，广泛使用采用HCl气体在沉积室中蚀刻硅基材料的方法。在本实施例中，在沉积室中，HCl气体不蚀刻硅基材料，而是蚀刻包括硅的衬底110的各部分。因而，本实施例的蚀刻工艺除沉积室外可以不需要额外的蚀刻室。另外，HCl气体可以大量地生产和广泛地使用，使得用于部分蚀刻衬底110的蚀刻工艺可以稳定且简单地进行。另外，由于连续的蚀刻工艺和沉积工艺可以原位(in-situ)进行，因此诸如清洁工艺的中间工艺可以省略，因而极大减少制造晶体管120所需的时间。
在本实施例中，部分衬底110可以在HCl气体分压约10乇(Torr)、温度约850℃条件下蚀刻。另外，蚀刻气体还可以包括诸如GeH4、SiH4、SiH2Cl2(dichlorosilane，二氯甲硅烷：DCS)等的含氢的额外气体。在蚀刻气体包括含氢的额外气体时，基于气体之间的热平衡(thermal equilibrium)，该含氢的额外气体起到相对于HCl气体的催化剂的作用。因此，由于蚀刻反应气体之间的热平衡，HCl气可以迅速蚀刻在衬底110的各部分处的硅。在蚀刻气体包括预定体积比的HCl气和额外的含氢气体时，蚀刻气体可以在约730℃的温度通过约1nm/秒的蚀刻速度蚀刻硅。因而，在进行蚀刻工艺约1分钟时，每个凹陷112可以具有约50nm的深度。
使用包括HCl气体和诸如GeH4、SiH4、SiH2Cl2气体等的含氢气体的蚀刻气体，蚀刻部分衬底110的蚀刻工艺可以在约500至约850℃的温度，优选在约500至约700℃的温度进行。
参照图5，含硅-锗的源气体例如GeH4、SiH4或SiH2Cl2被引到凹陷112上。源气体中的硅-锗从凹陷112的侧面114和底面116外延生长，因而形成分别填充凹陷112的外延层150，如图5中的虚线所示。例如，通过化学气相沉积(CVD)工艺形成外延层150从而填充凹陷112。此处，由于每个凹陷112具有{111}晶面的侧面114和{100}面的底面116，所以每个外延层150具有异质晶体结构；其中第一晶体结构150a由侧面114朝[111]方向生长，第二晶体结构150b由底面116朝[100]方向生长。
或者，含硅-锗的源气体和包括碳、硼或磷的杂质可以同时引到凹陷112上，因而形成以该杂质掺杂的外延层150。
结果，包括杂质区的晶体管120形成在衬底110上，杂质区每个都具有基本与外延层150相同的区域。即，每个杂质区可以具有基本与外延层150的侧面一致的侧边界。
实施例2
如图7所示，本发明第二实施例的晶体管具有与图1的晶体管基本相同的元件，除具有与外延层150的侧面十分不同的侧面的杂质区170之外。杂质区170的侧面分别位于栅图形130的中心部分与外延层150的侧面之间。因此，关于本实施例晶体管的任何其它详细描述将不再重复。
图6和7为示出制造根据本实施例的晶体管的方法的截面图。在本实施例中，制造晶体管的工艺基本与参照图2至5描述的相同，除了形成杂质区170的工艺。
参照图6，通过离子注入工艺向外延层150中注入包括碳、硼、磷等的杂质，如图中箭头所示。实施例1中，源气体和杂质同时提供到凹陷112中，从而形成实施例1中的以该杂质掺杂的外延层150。然而，根据本实施例，在生长未掺杂的外延层150从而填充凹陷112后，杂质被另外注入到未掺杂的外延层150中。
参照图7，热处理具有外延层150的衬底110，使得外延层150中的杂质扩散从而形成杂质区170。杂质区170相当于晶体管的源/漏区。源/漏区邻近栅结构120的两侧。因而，包括栅结构120和杂质区170的晶体管形成在衬底110上。
如上所述，杂质区170具有与外延层150的侧面基本不同的侧面。杂质区170的每个侧面位于栅图形130的中心部分与外延层150的侧面之间。具有这种侧面的杂质区170通过经过用于退火衬底110的热处理工艺向衬底110中扩散杂质而形成。或者，杂质区170可以具有与上述外延层150基本相同的侧面。
实施例3
本发明第三实施例的晶体管具有与图1的晶体管基本相同的结构。因此，将参照图8至12描述制造本实施例的晶体管的方法。
图8至12为示出制造根据本发明第三实施例的晶体管的方法的截面图。在本实施例中，在第一隔离壁142形成于栅图形130的侧壁上之后，在第二隔离壁144形成于第一隔离壁142上之前，在凹陷112中形成外延层150。
参照图8，在半导体衬底110的表面118上形成包括绝缘层图形132、导电层图形134和硬掩模层图形136的栅图形130。表面118包括沿{100}面取向的硅。
参照图9，分别在栅图形130的侧壁上形成包括氮化物的第一隔离壁142。例如，第一隔离壁142包括氮化硅。
参照图10，蚀刻表面118的邻近栅图形130两侧的部分，因而在表面118的这些部分形成凹陷112。凹陷112可以通过使用蚀刻气体的干法蚀刻工艺形成。蚀刻气体可以包括HCl、以及GeH4、SiH4和SiH2Cl2中之一。用于形成凹陷112的干法蚀刻工艺可以在与实施例1中所述的基本相同的蚀刻条件下进行。凹陷112具有{111}面的侧面114和{100}面的底面116。当凹陷112通过部分地蚀刻衬底110形成时，第一隔离壁142的底面通过凹陷112暴露。可选择地，第一隔离壁142的底面以及栅图形130的一部分可以通过凹陷112暴露。
参照图11，将含硅-锗的源气体引入到凹陷112上。硅-锗从凹陷112的侧面114和底面116外延生长，从而分别在凹陷112中形成外延层150。由于每个凹陷112具有{111}面的侧面114和{100}面的底面116，因此每个外延层150具有异质结构；其中第一晶体结构150a由侧面114朝[111]方向生长，而第二晶体结构150b由底面116朝[100]方向生长。可选择地，可以同时将含硅-锗的源气体和包括碳、硼或磷的杂质引入到凹陷112上，从而形成以该杂质掺杂的外延层150。
参照图12，包括氮化物的第二隔离壁144分别形成在第一隔离壁上，从而在栅图形130的侧壁上形成隔离部件。隔离部件包括第一隔离壁142和第二隔离壁144。因而，包括栅图形130和隔离部件的栅结构120形成在衬底110上。例如，第二隔离壁144包括氮化硅。第二隔离壁144的底部分别位于外延层150上。因此，晶体管的杂质区具有与外延层150的边界基本相同的边界。具体而言，每个杂质区具有与外延层150的侧面基本一致的侧面。
可选择地，可以向外延层150中注入包括碳、硼或磷的杂质，从而形成具有与外延层150的侧面不同的侧面的杂质区。杂质区的每个侧面位于栅图形130的中心部分与外延层150的侧面之间。
实施例4
参照图13，本发明第四实施例的晶体管200包括半导体衬底210、形成在半导体衬底210上的栅结构220、邻近栅结构220的两侧形成的两外延层250、形成在外延层250中的杂质区、以及环(halo)注入区260。
半导体衬底210具有{100}晶面的表面218。两凹陷212形成在表面218邻近栅结构220的侧壁的部分。每个凹陷212包括{100}晶面的底面216和{111}晶面的侧面214。底面216具有的高度远小于表面218的高度。侧面214连接底面216与表面218。
栅结构220包括形成在表面218上的栅图形230、以及形成在栅图形230侧壁上的隔离部件。栅图形230包括形成在表面218上的栅绝缘层图形232、形成在栅绝缘层图形232上的导电层图形234、以及形成在导电层图形234上的硬掩模层图形236。隔离部件可以具有双隔离壁结构，其包括形成在栅图形230的侧壁上的第一隔离壁242以及形成在第一隔离壁242上的第二隔离壁244。凹陷212的每个侧面214位于栅图形230的中心部分与第二隔离壁244之间。
包括硅-锗的外延层250形成在凹陷212中。外延层250分别具有{111}面的侧面和{100}面的底面。
向外延层250中注入杂质从而在外延层250中形成杂质区。本实施例的杂质区具有与外延层150的侧面基本一致的侧面。
环注入区260形成在半导体衬底210的邻近凹陷212的侧面214的部分。因而，环注入区260与外延层250的侧面部分接触。环注入区260具有与杂质区基本不同的导电类型，因而防止杂质区中的杂质扩散到半导体衬底210中。
以下，将参照图14至19详细描述形成图13的晶体管的方法。
图14至19为示出制造根据本实施例的晶体管的方法的截面图。
参照图14，包括栅绝缘层图形232、导电层图形234和硬掩模层图形236的栅图形230形成在上述包括沿{100}面布置的硅的表面218上。
参照图15，向半导体衬底210的邻近栅图形230两侧的部分中注入环掺杂剂，从而在衬底210的该些部分处形成初步环注入区262。初步环注入区262具有与半导体衬底210基本一致的导电类型。在形成初步环注入区262前，杂质可以以相对低的浓度注入到半导体衬底210的该些部分，因而在衬底210的该些部分形成弱掺杂漏(LDD)区(未示出)。
参照图16，第一隔离壁242形成在栅图形230的侧壁上。随后，在第一隔离壁242上形成第二隔离壁244，从而在栅图形230的侧壁上形成隔离部件。第一和第二隔离壁242和244可以包括诸如氮化硅的氮化物。因此，包括栅图形230及第一和第二隔离壁242和244的栅结构220被形成在衬底210上。
参照图17，部分地蚀刻初步环注入区262从而形成具有{111}面的侧面214和{100}面的底面216的凹陷212。此处，环注入区260邻近凹陷212的侧面214形成。即，所保留的初步环注入区262分别相当于环注入区260。当凹陷212形成时，第一和第二隔离壁242和244的底面通过凹陷212暴露。可选择地，第一和第二隔离壁242和244的底面以及栅图形230的一部分可以通过凹陷212暴露。环注入区260与凹陷212的侧面214相接触。初步环注入区262可以使用蚀刻气体蚀刻，该蚀刻气体包括HCl、以及GeH4、SiH4和SiH2Cl2中的至少一种。蚀刻初步环注入区262的蚀刻工艺在与实施例1的蚀刻工艺的蚀刻条件基本相同的蚀刻条件下进行。
在本实施例中，与半导体衬底210的不存在环掺杂剂的其它部分相比，在初步环注入区262中硅与HCl之间的化学反应可更活跃地发生。初步环注入区262可以相对于衬底210在垂直方向被快速蚀刻，使得沿垂直方向在初步环注入区262中形成凹陷212的时间可以缩短。结果，可以轻易地在隔离部件下形成{111}面的侧面214。
参照图18，包括硅-锗的源气体被引到凹陷212上。硅-锗从凹陷212的侧面214和底面216外延生长，从而分别在凹陷212中形成外延层250。由于凹陷212具有{111}面的侧面214和{100}面的底面216，因此外延层250具有异质结构；其中第一晶体结构250a由侧面214朝[111]方向生长而第二晶体结构250b由底面216朝[100]方向生长。包括硅-锗的源气体和包括碳、硼或磷的杂质可以同时被引到凹陷212上，从而形成以该杂质掺杂的外延层250。
结果，晶体管200的杂质区具有与外延层250的侧面基本一致的边界。
每个杂质区具有与环注入区260的基本不同的导电类型。例如，当环注入区260具有P型时，杂质区具有N型，反之亦然。由于环注入区260具有与杂质区的不同的导电类型，因此环注入区260抑制杂质扩散进半导体衬底210中。因此，可以有效防止由于接近设置晶体管的源区与漏区而产生的晶体管200的短沟道效应。
实施例5
本发明第五实施例的晶体管具有与图13的晶体管基本相同的元件，除了具有与外延层250的侧面不同的侧面的杂质区270。杂质区270的每个侧面位于栅图形230的中心部分与外延层250的侧面之间。因此，本实施例晶体管的任何其它详细描述将不再重复。
图19和20为示出制造根据本实施例的晶体管的方法的截面图。在本实施例中，形成晶体管的工艺与参照图14至18描述的第四实施例基本相同，除了形成杂质区270的工艺(见图20)外。因此，将详细描述形成外延层250后的工艺。
参照图19，通过离子注入工艺向外延层250中注入包括碳、硼或磷的杂质。实施例4中，源气体和杂质同时提供到凹陷212上，从而形成掺杂的外延层250。然而，根据本实施例，在未掺杂的外延层250生长从而填满凹陷212后，向未掺杂的外延层250中注入杂质。
参照图20，热处理具有掺杂外延层250的衬底210，从而分别在外延层250中形成杂质区270。杂质区270相当于晶体管的源/漏区。当杂质区270邻近栅结构220的两侧形成时，在衬底210上完成晶体管。
如上所述，在本实施例中，杂质区270具有与外延层250不同的侧面。即，杂质区270的每个侧面位于栅图形230的中心部分与外延层250的侧面之间。具有这种侧面的杂质区270通过经用于热处理衬底210的退火工艺将杂质扩散到衬底210中而形成。或者，杂质区270可以具有与外延层250的侧面基本一致的侧面。
实施例6
本发明第六实施例的晶体管具有与图13的晶体管基本相同的结构。因此，关于该晶体管结构的任何其它详细描述将不再重复。
图21至26为示出制造根据本实施例的晶体管的方法的截面图。在本实施例中，在第一隔离壁242形成于栅图形230的侧壁上之后，在第二隔离壁244形成于第一隔离壁242上之前，形成外延层250。
参照图21，在半导体衬底210的表面218上形成包括栅绝缘层图形232、导电层图形234和硬掩模层图形236的栅图形230。表面218包括沿{100}面取向的硅。
参照图22，在栅图形230的侧壁上分别形成第一隔离壁242。例如，第一隔离壁242使用诸如氮化硅的氮化物形成。
参照图23，使用第一隔离壁242作为离子注入掩模，向半导体衬底210的邻近栅图形230两侧的部分中注入环掺杂剂，因而在衬底210的该些部分形成初步环注入区262。初步环注入区262具有与半导体衬底210基本相同的导电类型。在形成初步环注入区262前，可以以相对较低的浓度向衬底210的该些部分中注入杂质，从而在衬底210的该些部分形成LDD区(未示出)。
参照图24，使用蚀刻气体部分地蚀刻初步环注入区262，从而形成具有{111}面的侧面214和{100}面的底面216的凹陷212。同时，靠近凹陷212的侧面214形成环注入区260。第一隔离壁242的底面经凹陷212暴露。可选择地，第一隔离壁242的底面以及栅图形230的一部分通过凹陷212暴露。环注入区260与凹陷212的侧面214相接触。蚀刻气体可以包括HCl、以及GeH4、SiH4和SiH2Cl2中的至少一种。蚀刻初步环注入区262的蚀刻工艺在与实施例1基本相同的蚀刻条件下进行。
参照图25，将含硅-锗的源气体引入到凹陷212上，使得从凹陷212的侧面214和底面216外延生长硅-锗。因而，形成外延层250从而填充凹陷212。由于，凹陷212具有{111}面的侧面214和{100}面的底面216，因此外延层250具有异质结构；其中分别地，第一晶体结构250a由侧面214朝[111]方向生长而第二晶体结构250b由底面216朝[100]方向生长。
可以同时将含硅-锗的源气体和包括碳、硼或磷的杂质引入到凹陷212上，从而形成以该杂质掺杂的外延层250。外延层250具有与杂质区的边界基本一致的边界。
或者，可以向外延层250中注入包括碳、硼或磷的杂质，从而形成侧面基本与外延层250的侧面不同的杂质区270。杂质区270的每个侧面位于栅图形230的中心与外延层250的侧面之间。
参照图26，第二隔离壁244形成在第一隔离壁242上，从而在栅图形230的侧壁上形成隔离部件。每个第二隔离壁244使用诸如氮化硅的氮化物形成。因而，包括隔离部件和栅图形230的栅结构220形成在衬底210上。第二隔离壁244分别位外延层250上。于是形成第二隔离壁244，因而在衬底210上完成本实施例的晶体管。
实施例7
本发明第七实施例的晶体管包括与实施例1的晶体管基本相同的元件，除了高起的外延层。因此，关于本实施例晶体管的任何其它详细描述将不再重复。
图27为示出根据本实施例的晶体管的截面图。
参照图27，高起的(elevated)外延层155具有比半导体衬底110的表面118高的表面，尽管外延层155具有与实施例1中半导体衬底110的表面118基本相同的表面。
在本实施例中，制造晶体管的方法与参照图2至4描述的上述方法基本相同，除了形成高起的外延层155的工艺。
现在参照图27，与实施例1相比，含硅-锗的源气体例如包括GeH4、SiH4或SiH2Cl2的气体，被引入到凹陷112上相对长的时间。硅-锗从凹陷112的侧面114和底面116外延生长，使得高起的外延层155被形成从而填充凹陷112，并向上突出。每个高起的外延层155因此具有异质结构；其中第一晶体结构155a由侧面114朝[111]方向生长而第二晶体结构155b由底面116朝[100]方向生长。同时，高起的外延层155具有比半导体衬底110的表面118高的表面。
或者，可以同时向凹陷112上引入含硅-锗的源气体和包括碳、硼或磷的杂质，从而形成以该杂质掺杂的高起的外延层155。
结果，晶体管100在衬底110上形成，从而包括具有与高起的外延层115的侧面基本一致的边界的杂质区。杂质区可以相当于晶体管100的源/漏区。
或者，未如上所述在其中掺杂杂质而形成高起的外延层155之后，向高起的外延层155中注入杂质，从而形成相当于源/漏区的高起的杂质区。
根据本发明，外延层具有异质结构：其中第一晶体结构由{111}面的侧面朝[111]方向生长而第二晶体结构由{100}面的底面朝[100]方向生长。因此，晶体管的杂质区可以具有{111}面的侧面，从而可以防止杂质区之间产生的短沟道效应。
虽然已经参照优选实施例具体示出并描述了本发明，本领域技术人员可以理解，可以在不脱离由所附权利要求限定的本发明的精神和范围的基础上可在其中做出形式和细节的各种改变。
本申请要求2004年8月20日提交的韩国专利申请No.2004-65736的优先权，且其全部内容在此作为参考引入。

Claims (8)

1.一种制造晶体管的方法，包括：
在半导体衬底的{100}面的表面上形成栅图形；
在所述栅图形的侧壁上形成第一隔离壁；
在所述第一隔离壁上形成第二隔离壁；
蚀刻所述半导体衬底的邻近所述栅图形的两侧的部分，从而形成凹陷，该凹陷包括高度低于所述表面的{100}面的底面、以及连接所述表面与所述底面的{111}面的侧面，该凹陷暴露出所述第一隔离壁和所述第二隔离壁或者所述第一隔离壁、所述第二隔离壁和所述栅图形的一部分；
在所述凹陷中生长外延层；以及
将杂质注入所述外延层中从而形成杂质区。
2.如权利要求1所述的方法，其中所述侧面位于所述第一和第二隔离壁之下。
3.如权利要求1所述的方法，在形成所述第二隔离壁前，还包括使用所述第一隔离壁作为离子注入掩模将环掺杂剂注入所述半导体衬底中从而形成初步环注入区；并且在形成所述凹陷期间部分地去除所述初步环注入区从而形成与所述侧面相接触的环注入区，所述环注入区防止所述杂质扩散到所述半导体衬底中。
4.如权利要求1所述的方法，其中蚀刻所述半导体衬底的所述部分使用包括GeH4、SiH4和SiH2Cl2中的至少一种以及HCl的蚀刻气体进行。
5.如权利要求1所述的方法，其中蚀刻所述半导体衬底的所述部分在500至700℃的温度进行。
6.如权利要求1所述的方法，其中外延层包括比所述半导体衬底的所述表面高的表面。
7.如权利要求1所述的方法，其中所述外延层包括硅-锗。
8.如权利要求1所述的方法，其中注入所述杂质与生长所述外延层同时进行。
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