JP2006524428A - 低融点材料で形成する拡張部を備える半導体デバイス - Google Patents
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- 239000000463 material Substances 0.000 title claims abstract description 79
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000002844 melting Methods 0.000 title claims abstract description 18
- 230000008018 melting Effects 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 239000002800 charge carrier Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 8
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 238000005538 encapsulation Methods 0.000 claims description 4
- 229910000927 Ge alloy Inorganic materials 0.000 claims description 3
- 229910000676 Si alloy Inorganic materials 0.000 claims description 3
- 238000010521 absorption reaction Methods 0.000 claims description 3
- 230000005855 radiation Effects 0.000 claims description 3
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000000153 supplemental effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Abstract
第１の半導体材料からなる基板（１００）の表面（Ｓ）に沿って形成したゲート電極（１）とゲート絶縁層（２）とを備える半導体デバイスであり、ゲート電極（１）とゲート絶縁層（２）はいずれもスペーサ（３）に囲まれている。本デバイスはまた、それぞれ基板表面より下でゲート電極（１）の２つの対辺に沿って位置するソース領域（４）とドレイン領域（５）とを備える。ソース領域とドレイン領域は各々、基板（１００）上に配置され、基板（１００）とスペーサ（３）との間で延在する第２の半導体材料からなる部分（６，７）を備える。第２の材料の融点は、第１の材料の融点を下回る。第２の材料からなる部分（６，７）は、ソース（４）およびドレイン（５）領域の拡張部を成す。本半導体デバイスは、ＭＯＳトランジスタとすることができる。
Description
本発明は、特別なタイプの拡張部を備え、基板表面上に形成する半導体デバイスに関する。本発明は、特にＭＯＳ（金属酸化膜半導体）技術により製造する電界効果トランジスタに適用する。
ＬＤＤ（「低ドープドレイン」）という用語でも知られる拡張部（英語で「tip regions（チップ領域）」）は、ＭＯＳトランジスタのソース領域とドレイン領域の部分であって、ソースとドレインとの間に配置されるチャネルの各端部近くに位置する。拡張部は、トランジスタを支持する基板の表面より下約５０ナノメートルにわたり浅く延在する。拡張部は一般に、特定のステップで低エネルギー注入ビームを用いて注入する。拡張部はソースおよびドレイン領域と同じ伝導型を有し、その電荷キャリア濃度はソースおよびドレイン領域を下回る。このチップ領域により、チャネル端部におけるソースおよびドレイン領域の精密な導電制御が可能となる。よって、ＭＯＳトランジスタを大量生産してもその動作特性を高度に再現することができる。
トランジスタの寸法が小さくなる、すなわちシリコン上での集積レベルが上がると、ＭＯＳトランジスタのチップ領域の形成はさらに困難となる。特にキャリア活性の加熱を行うと、レーザの焦点をチップ領域に合わせて加熱しても（英語で「Laser Thermal Annealing（レーザ熱アニール）」またはＬＴＡ）、ソース部分やドレイン部分のドーピング元素がチップ領域中に拡散する傾向がある。これではチップ領域による利点を得ることができない。
米国特許第5,710,450号は、特に小型のトランジスタ向けに工夫されたチップ領域形成方法を開示している。この特許は、ソースおよびドレイン領域の基板の上に配置され、基板の材料とは異なる半導体材料からなる部分を備える、数種のＭＯＳトランジスタについて記述している。かかる部分は、チップ領域形成のためのドーピング元素のソースとして使用する。ドーピング元素が特定の加熱中に基板内で拡散することにより、チップ領域において所要の電気的挙動が生じる。ドーピング元素を効果的に拡散させ、チップ領域において所要の電荷キャリア濃度を得るには、加熱時の温度を８００℃から１０００℃としなければならない。ただし、この高温によって、シリコン基板と、当業者の専門用語で頭字語ＳＴＩ（「Shallow Trench Insulator（シャロートレンチアイソレーション）」の略）で知られる、各トランジスタの周囲に配置される絶縁部との界面で、局所的に材料が溶解する。ＭＯＳトランジスタのゲート電極の変形も、高温により生じる。
本発明の１つの目的は、高集積度と両立するチップ領域を備え、前記の欠点を有さない、新しいタイプの半導体デバイスを提案することである。
本発明は、第１の半導体材料からなる基板の表面の部分上に形成するゲート電極とゲート絶縁層とを備える半導体デバイスに関する。ゲート電極およびゲート絶縁層を、基板表面に平行な面でスペーサと呼ばれる絶縁材で囲む。ゲート絶縁層は、基板とゲート電極との間に位置する。本デバイスはまた、それぞれゲート電極の２つの対向する辺のレベルにて、基板表面より下に位置するソース領域とドレイン領域とを備える。ソース領域およびドレイン領域はそれぞれ、第１の濃度に関して所定の同一タイプの電荷キャリアを含む。ソース領域およびドレイン領域は各々、基板表面に垂直の方向でゲート絶縁層のレベルより下の基板上に配置した第２の半導体材料からなる部分をさらに備える。第２の材料からなる各部分は、少なくとも部分的には、基板とスペーサとの間において、前記垂直の方向でゲート電極の対向する辺の一方に略接する境界まで延在する。前記第１の濃度を下回る第２の濃度で前記所定のタイプの電荷キャリアを生成するため、前記第２の材料からなる部分にはドーピング元素を添加する。前記第２の材料からなる部分の融点は、前記第１の材料の融点を下回る。
本発明によると、第２の半導体材料からなる各部は、少なくとも部分的には半導体デバイスの拡張部の働きを果たし、基板の融点と拡張部の融点との中間の温度まで加熱することにより、選択的に溶かすことができる。かかる加熱は、デバイスの他の要素を損傷することなく、この部分の電荷キャリアを活性化する。これで、第２の材料からなる各部分において、ドーピング元素を略均一に分散することができる。
加熱をレーザで行う場合には、第２の材料からなる部分が、同じ光放射で第１の材料の吸収力を上回る光放射吸収力を有することが有利である。
第１の材料をシリコン主体とする場合、第２の材料は、ゲルマニウム主体とするか、あるいはシリコンとゲルマニウムとの合金（ＳｉｘＧｅ １−ｘ型、ｘは０から１の数）を主体とすることができる。それは、シリコンおよびゲルマニウムの融点が、それぞれ約９００℃と５００℃だからである。
本発明はまた、上記のタイプの半導体デバイスを製造する方法に関する。
以下に、図面に示す実施形態の例を参照しつつ本発明をさらに説明するが、本発明はそれらに限定されない。
明確さを期すため、図示する各種回路部の寸法は実際の比率では示していない。全ての図面は、半導体基板に各種材料を取り付けた半導体デバイスの断面図である。それらの断面図は、基板の初期表面に対し垂直の面と見なす。図面上、同一の要素には同一の参照番号を付す。基板は各図の下の部分に位置し、Ｄは、図中上向きの、基板の初期表面に対し垂直の方向を示す。以下において、「の上」、「の下」、「より上」、「より下」、「上位」、および「下位」という語句は、方向Ｄを基準にして用いる。
ＭＯＳトランジスタは、例えば単結晶シリコンから作製可能な基板１００の表面に製造する。図１によれば、ＭＯＳトランジスタは、基板１００における添加により伝導チャネル１０の各辺に形成したソース領域４とドレイン領域５とを備える。領域４および５は、チャネル１０とは異なる、同一タイプの伝導型ｎまたはｐを有する。このため領域４および５は、１立方センチメートル当たり約２．１０１８の濃度で電荷キャリアを含む。
チャネル１０より上には、基板１００の表面Ｓに沿ってゲート絶縁層２を配置する。ゲート電極１により、層２を通じてのチャネル１０の制御が可能となる。層２は、例えばシリカ（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、または酸化ハフニウム（ＨｆＯ２）から形成され、電極１は例えば多結晶シリコンから形成される。例えば窒化シリコン（Ｓｉ３Ｎ４）からなる絶縁スペーサ３は、表面Ｓに平行に電極１および層２を囲む。
基板１００は、領域４および５より上でそれぞれ２つのゲルマニウムからなる層の部分６および７で覆われ、２つのゲルマニウムからなる層の部分６および７自体は、それぞれ２つのシリコン層の部分８および９で覆われる。部分６および７は、チャネル１０より上の表面Ｓのレベルより下に位置する。層８および９の材料は、例えば導電性シリコンとする。部分８および９は、部分６および７を、その電気的特性を損なう恐れのある酸化から保護する。部分６から８は、スペーサ３と基板１００との間において、電極１の対向する辺Ｃ１およびＣ２に接する境界まで延在する。電極１より上には、一方が部分６および７と、他方が８および９とそれぞれ同じ材料からなる２つの補足部分６ｂｉｓおよび８ｂｉｓがあってもよい。部分８，８ｂｉｓ、および９は、それぞれ領域４、電極１、および領域５において、電気接点を生成するための金属珪化物部位の形成に役立てることができる。
領域４および５と同型のｎまたはｐの電荷キャリアを、部分６および７中に生成するため、部分６および７に添加を行う。部分６および７におけるかかる電荷キャリアの濃度は、例えば１立方センチメートル当たり約５．１０１７とする。これにより、部分６および７はＭＯＳトランジスタのチップ領域を成す。
上記のＭＯＳトランジスタの製造方法について、説明する。当業者にとって公知の方法により実行される工程の基礎的ステップについては詳述せず、本発明を特徴付ける、所定の実行順序に含まれる基礎的ステップの組み合わせに関して指摘するのみとする。
まずシリコン基板１００は、想定するトランジスタのタイプに応じてｎまたはｐ型のドーピングウェルを備える。図２によると、基板１００の表面Ｓの部位Ｐ１に沿って層２を形成する。次に、ＭＯＳトランジスタの製造で一般に用いられる方法の１つにより、層２の上に電極１を形成し、さらに層２および電極１の周囲にスペーサ３を表面Ｓに平行に配置する。
その後、それぞれ部位Ｐ１の２つの対向する辺に沿って位置する基板表面の２つの側方部位Ｐ２およびＰ３で、基板１００の材料の２つの表面膜を除去する（図３）。各々の部位Ｐ２およびＰ３は、基板１００とスペーサ３との間で、方向Ｄにおいて電極１の辺Ｃ１またはＣ２の内の１つに略接する境界まで延在する。２つの膜は、例えば基板の原子とともに可溶性化合物を形成するために選択した化学的反応物を含有する溶液の中で、基板１００の材料を選択的に溶解することによって除去する。電極１の材料が基板１００と同じであれば、電極１の上位部位Ｐ４を同時に除去することができる。
基板１００の表面Ｓより下の、それぞれ２つの側方部位Ｐ２およびＰ３のレベルに、ソース４およびドレイン５領域を形成する。領域４および５は、イオン注入によりスペーサ３の辺Ｃ１およびＣ２に対し「オートアライン」と称する方法で形成する。それぞれｐまたはｎ型のＭＯＳトランジスタを形成するには、ジボランＢ２Ｈ４またはホスフィンＰＨ３の分子を領域４および５の注入に用いることができる。領域４および５は各々、所定の同一タイプの電荷キャリアを、例えば図１に関して示した濃度で含む。
領域４および５は、側方部位Ｐ２およびＰ３での表面膜除去よりも先に注入してもよい。
基板１００上の各々の側方部位Ｐ２およびＰ３において、基板１００の材料とは異なる半導体拡張部材料からなる部分６または７をそれぞれ形成する。この拡張部材料の融点は、基板１００の材料の融点より低い。基板１００をシリコンから作製する場合には、拡張部材料は例えばゲルマニウムとする。各々の部分６または７は、方向Ｄで前記側方部位に対応する電極１の辺Ｃ１またはＣ２に略接する場所まで延在する。部分６および７は、領域４および５と同じ所定のタイプの電荷キャリアを生成するため、ホウ素またはリンの元素等のドーピング元素を含有する。部分６および７のドーピング元素は、拡張部材料を形成する際、最初から拡張部材料の中に含んでもよく、または後で拡張部材料注入ステップの最中に加えてもよい。
部分６および７は、例えば拡張部材料の原子を含有する有機金属先駆物質を使用する化学気相蒸着（ＣＶＤ）工程で形成する。その後、基板１００、スペーサ３および電極１の全体を覆う、拡張部材料からなる連続する層を得る。マスキングとエッチングを組み合わせてこの層の部分を除去し、部分６，６ｂｉｓ、および７のみを残す。
次に、基板１００の材料と拡張部材料のそれぞれの融点の中間の温度まで部分６および７を加熱する。この加熱には、それぞれ部分６および７を備えるトランジスタ領域を加熱することができるレーザビームを使用できる。この場合は、基板１００の材料がレーザビームを吸収する力よりも大きいレーザビーム吸収力を有する拡張部材料を選ぶと有利である。このようにして、部分６および７を溶解する。冷却後の部分６および７は、領域４および５における電荷キャリア濃度に満たない略均一の濃度で電荷キャリアを含む。このように部分６および７を加熱することで、領域４および５における電荷キャリアに対する加熱活性化の役割を同時に果たすようにしてもよい。
最後に、カプセル化部８および９を、それぞれ部分６および７上に堆積させる。部分８および９の材料は、例えばシリコンとする。部分６および７の形成工程に似た工程を、使用するカプセル化材料に応じて調整し、用いることができる。部分６ｂｉｓより上にカプセル化部８ｂｉｓを同時に形成することもできる。
図１から図３に対応する製造方法の変形例１（図１）によれば、部分６および７の形成においては、電極１の同じ側にある部分６、７の上位表面とスペーサ３の下位表面との間に隙間が残るようにする。その後、各々のカプセル化部８，９がスペーサ３と部分６または７との間の隙間に延在するよう、部分６または７より上にカプセル化部８，９を堆積させる。カプセル化部８，９は、方向Ｄにおいて該当するカプセル化部に対応する電極１の辺Ｃ１またはＣ２に略接する境界まで延在する。
図４から図６は、本発明の変形例２に相当する。図２の構成から始まって、例えば特別に選択した化学的反応物質を含有する溶液の中でスペーサ３の材料を溶解することによって、スペーサ３を選択的に除去する。このようにして、図４に示すトランジスタ構成を得る。除去後、スペーサ３の働きは、層２の各辺からある一定の距離をおいて領域４および５の注入を制限することである。
保護材料の薄層３０を、例えば窒化珪素（Ｓｉ３Ｎ４）を基板１００上に層２の端部において、電極１の覆われていない辺Ｃ１およびＣ２、ならびに上面に沿って等方的に堆積させる。層３０の厚みは、例えば１０ナノメートルとする。トランジスタ製造方法の残りの部分で、層３０は、領域４と電極１との電気接点、そして同様に、領域５と電極１の電気接点で分離の効果を有することができる。上記の点、およびスペーサ３の代わりに配置する点から、層３０もスペーサと称する。
次に層３０を、その上位表面を通じて、方向Ｄに対して平行のボンバード方向で指向性エッチングプラズマに晒す。それによって、方向Ｄに対して垂直方向の層９の部分は除去され、図５のトランジスタ構成が得られる。
その後、部位Ｐ２およびＰ３において、基板１０の材料からなる表面膜を前と同じ要領で除去する。図６に示すトランジスタ構造によれば、除去する膜の方向Ｄにおける厚みは、表面Ｓに対し平行に測定した層３０の厚みを上回る。
上記のとおりに形成した拡張部材料の部分６および７は、表面Ｓに平行な層の部分に加え、層３０の下で基板１００の材料を覆う方向Ｄに対し平行な端部を含む。
その後、ＭＯＳトランジスタ製造方法は上記のとおり継続する。部分６および７が本質的に十分な電荷キャリア量を含まない場合には、部分６および７のドーピング注入を実行する。その後、拡張部材料の融点を上回る温度まで部分６および７を加熱する。その後、部分６および７上にカプセル化部８および９を堆積できる。
上記の本発明の変形例１および２の改良例によれば、シリコンおよびゲルマニウム合金から成る薄層の部分を側方部位Ｐ２およびＰ３で堆積させる。基板１００の材料からなる表面膜の除去と部分６および７の形成との間で、この堆積を行う。基板１００の材料と部分６および７の材料のそれぞれの組成の中間に当る化学的組成を有する合金よりなるかかる部分は、これら材料間の界面応力を減じる。かかる部分は特に、ヘテロエピタキシー条件の下で拡張部材料の成長を促進する。
以上、ＭＯＳトランジスタ製造を例として本発明を説明した。本発明は、拡張部の使用を要する、ＵＳＪ（英語で「Ultra Shallow Junction（ウルトラシャロージャンクション）」の略）と呼ばれる表面接合を備える任意の半導体デバイスにも同様に応用できる。
本文中の括弧内の参照符号はいずれも限定的に解釈すべきものではなく、動詞「comprise（備える）」およびその接続語もまた広く解釈すべきものであり、その動詞の後に列挙する要素またはステップ以外にも、別の要素またはステップが存在するものと解釈されたい。また、上記の語句とともに列挙する要素またはステップは「ａまたはａｎ（１つの）」を前置する要素またはステップが複数存在する可能性を排除するものではないと解釈されたい。
１ ゲート電極
２ ゲート絶縁層
３ スペーサ
４ ソース領域
５ ドレイン領域
１００ 基板
２ ゲート絶縁層
３ スペーサ
４ ソース領域
５ ドレイン領域
１００ 基板
Claims (10)
- 半導体デバイスであって、
− 所定の融点を有する第１の半導体材料からなる基板の表面の部位上に形成され、前記基板の前記表面に平行な面で絶縁スペーサに囲まれるゲート電極とゲート絶縁層とを備え、前記ゲート絶縁層は前記基板と前記ゲート電極との間に配置され、
− それぞれ前記ゲート電極の２つの対向する辺のレベルにて前記基板の前記表面の下に位置するソース領域とドレイン領域とを備え、各領域は所定の同一タイプの電荷キャリアをそれぞれの第１の濃度で含み、各領域は前記基板の前記表面に垂直の方向で前記ゲート絶縁層のレベルより下で前記基板上に配置される第２の半導体材料からなる部分を備え、第２の材料からなる各部分は少なくとも部分的には前記基板と前記スペーサとの間において、前記垂直の方向で前記ゲート電極の一辺に略接する境界まで延在し、第２の材料からなる前記部分には前記第１の濃度に満たない第２の濃度で前記所定のタイプの電荷キャリアを生成するためにドーピング元素を添加し、さらに第２の材料からなる前記部分が前記第１の材料の融点を下回る融点を有する、半導体デバイス。 - 第２の材料からなる前記部分が同じ光放射の場合に前記第１の材料の吸収力を上回る光放射吸収力を有する、請求項１に記載のデバイス。
- 前記第１の材料がシリコンを主体とし、さらに前記第２の材料がゲルマニウムを主体、あるいはシリコンおよびゲルマニウムの合金を主体とする、請求項１に記載のデバイス。
- 前記基板の反対側の第２の材料からなる前記部分上にそれぞれ配置した前記第２の材料からなる２つのカプセル化部をさらに備える、請求項１に記載のデバイス。
- 各カプセル化部が前記スペーサと第２の材料からなる前記部分との間において、前記基板の前記表面に垂直の前記方向で前記第２のカプセル化部に対応する前記ゲート電極の辺に略接する境界まで延在し、前記カプセル化部は第２の材料からなる前記部分より上に配置される、請求項４に記載のデバイス。
- 前記デバイスをＭＯＳトランジスタとする、先行する請求項の一項に記載のデバイス。
- 半導体デバイスを製造する方法であって、以下の連続するステップ、：
ａ）所定の融点を有する第１の半導体材料からなる基板の表面の部位上にゲート絶縁層（２）を形成するステップ；
ｂ）前記ゲート絶縁層の上にゲート電極を形成するステップ；
ｃ）前記基板の前記表面に平行に、前記ゲート絶縁層と前記ゲート電極の周囲に絶縁スペーサを形成するステップ；
ｄ）前記ゲート絶縁層と前記ゲート電極とを支持する前記基板の前記表面部位の２つの対向する辺上に位置する前記基板の前記表面のそれぞれ２つの側方部位で前記第１の材料からなる２つの表面膜を除去するステップであって、各側方部位は、前記基板と前記スペーサとの間において、前記基板の表面に垂直の方向で前記電極の対向する辺の内の一方に略接する境界まで延在するステップ；
ｅ）ソース領域とドレイン領域とを形成するステップであって、各領域はそれぞれ前記基板の前記表面より下で前記基板の前記表面の前記２つの電極部位のレベルに位置し、各領域は所定の同一タイプの電荷キャリアをそれぞれの第１の濃度で含むステップ；
ｆ）前記基板上で各側方部位において、前記垂直の方向で前記側方部位に対応する前記ゲート電極の前記対向する辺に略接する境界まで達する第２の半導体材料からなる部分を形成するステップ、第２の材料からなる前記部分は所定のタイプの電荷キャリアを生成するためにドーピング元素を含み、前記第１の材料の融点を下回る融点を有するステップ；
ｇ）第２の材料からなる前記部分が前記第１の濃度を下回る第２の濃度で電荷キャリアを含むように、前記第１および第２の材料のそれぞれの融点の中間の温度まで第２の材料からなる前記部分を加熱するステップ；
を含む、半導体デバイスを製造する方法。 - ステップｇにおいて、第２の材料からなる前記部分をレーザビームを用いて加熱する、請求項７に記載の方法。
- ステップｆの後に、前記基板の反対側で第２の材料からなる前記部分上にそれぞれカプセル化部を堆積させる、請求項７に記載の方法。
- ステップｅをステップｄよりも先に実行する、請求項７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0350127A FR2854276A1 (fr) | 2003-04-24 | 2003-04-24 | Dispositif semiconducteur comprenant des extensions realisees en un materiau a faible temperature de fusion. |
| PCT/IB2004/001254 WO2004095565A1 (en) | 2003-04-24 | 2004-04-16 | Semiconductor device comprising extensions produced from material with a low melting point |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006524428A true JP2006524428A (ja) | 2006-10-26 |
Family
ID=33104522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006506522A Withdrawn JP2006524428A (ja) | 2003-04-24 | 2004-04-16 | 低融点材料で形成する拡張部を備える半導体デバイス |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7521740B2 (ja) |
| EP (1) | EP1620887A1 (ja) |
| JP (1) | JP2006524428A (ja) |
| CN (1) | CN100431117C (ja) |
| FR (1) | FR2854276A1 (ja) |
| TW (1) | TW200507263A (ja) |
| WO (1) | WO2004095565A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008527723A (ja) * | 2005-01-06 | 2008-07-24 | インテル・コーポレーション | 階段状ソース／ドレイン領域を有するデバイス |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541239B2 (en) | 2006-06-30 | 2009-06-02 | Intel Corporation | Selective spacer formation on transistors of different classes on the same device |
| CN105470134B (zh) * | 2014-09-09 | 2019-06-28 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| US9911849B2 (en) | 2015-12-03 | 2018-03-06 | International Business Machines Corporation | Transistor and method of forming same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2929291B2 (ja) * | 1986-12-04 | 1999-08-03 | セイコーインスツルメンツ株式会社 | 絶縁ゲート電界効果トランジスタの製造方法 |
| JP3761918B2 (ja) * | 1994-09-13 | 2006-03-29 | 株式会社東芝 | 半導体装置の製造方法 |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| US6187641B1 (en) * | 1997-12-05 | 2001-02-13 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region |
| US6121100A (en) * | 1997-12-31 | 2000-09-19 | Intel Corporation | Method of fabricating a MOS transistor with a raised source/drain extension |
| JP2002530864A (ja) * | 1998-11-12 | 2002-09-17 | インテル・コーポレーション | 階段ソース／ドレイン接合部を有する電界効果トランジスタ構造 |
| US6274894B1 (en) * | 1999-08-17 | 2001-08-14 | Advanced Micro Devices, Inc. | Low-bandgap source and drain formation for short-channel MOS transistors |
| US6214679B1 (en) * | 1999-12-30 | 2001-04-10 | Intel Corporation | Cobalt salicidation method on a silicon germanium film |
| US6372583B1 (en) * | 2000-02-09 | 2002-04-16 | Intel Corporation | Process for making semiconductor device with epitaxially grown source and drain |
| KR100392166B1 (ko) * | 2000-03-17 | 2003-07-22 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 및 반도체 장치 |
| US6495402B1 (en) * | 2001-02-06 | 2002-12-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture |
| US6358806B1 (en) * | 2001-06-29 | 2002-03-19 | Lsi Logic Corporation | Silicon carbide CMOS channel |
-
2003
- 2003-04-24 FR FR0350127A patent/FR2854276A1/fr not_active Withdrawn
-
2004
- 2004-04-16 EP EP04727959A patent/EP1620887A1/en not_active Withdrawn
- 2004-04-16 JP JP2006506522A patent/JP2006524428A/ja not_active Withdrawn
- 2004-04-16 US US10/554,067 patent/US7521740B2/en active Active
- 2004-04-16 CN CNB2004800109422A patent/CN100431117C/zh not_active Expired - Fee Related
- 2004-04-16 WO PCT/IB2004/001254 patent/WO2004095565A1/en active Application Filing
- 2004-04-21 TW TW093111141A patent/TW200507263A/zh unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008527723A (ja) * | 2005-01-06 | 2008-07-24 | インテル・コーポレーション | 階段状ソース／ドレイン領域を有するデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1777981A (zh) | 2006-05-24 |
| FR2854276A1 (fr) | 2004-10-29 |
| US20060246673A1 (en) | 2006-11-02 |
| WO2004095565A1 (en) | 2004-11-04 |
| US7521740B2 (en) | 2009-04-21 |
| TW200507263A (en) | 2005-02-16 |
| EP1620887A1 (en) | 2006-02-01 |
| CN100431117C (zh) | 2008-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070416 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080605 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090930 |