JP2002530864A - 階段ソース／ドレイン接合部を有する電界効果トランジスタ構造 - Google Patents

階段ソース／ドレイン接合部を有する電界効果トランジスタ構造

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Abstract

(57)【要約】 本発明を実施するマイクロ電子構造は、高い導電性のソース／ドレイン延長部を有する電界効果トランジスタ（ＦＥＴ）を含む。そのように高い導電性のソース／ドレイン延長部の形成は、そのソース／ドレイン接合を形成するために、ドーピングされた材料のエピタキシャル堆積によって充填し直されパッシベートされるリセスの形成を含む。そのリセスは、そのゲート構造の部分の下にある横方向に延長した部分を含む。そのような横方向の延長部は、その横方向リセスがそのゲート構造のゲート電極部分の下にあるように、そのゲート電極構造（１０６）の垂直側壁に隣接する側壁スペーサ（１０８）の下にあることができ、または、ＦＥＴのチャネル部分内にさらに延びることもできる。一実施形態では、そのリセスは、反対にドーピングされた材料の２つの層のインサイチュ・エピタキシャル堆積によって、充填し直される。このように、ソース／ドレイン延長部の比較的低い抵抗を提供し、さらに良好なオフ状態サブスレショルド・リーク特性を提供する、非常に急な接合が達成される。代替の実施形態は、単一の導電タイプの充填し直されたリセスを実施できる。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） （発明の分野） 本発明は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、
より詳細には、階段（ａｂｒｕｐｔ）接合部を有するトランジスタ構造、および
その製造方法に関する。
【０００２】 （背景） 単一の基板上により多くの機能を集積するとともにより高い周波数で動作させ
る傾向は、何年もの間半導体産業に存在した。半導体プロセス技術とデジタル・
システム・アーキテクチャとの双方の進歩が、より高度に集積され、またより高
速に動作する集積回路を作り出すことを促進した。
【０００３】 半導体プロセス技術における最近の多くの進歩の望ましい結果が、集積回路に
ある個々の回路を形成するために使用されるトランジスタの寸法を減少させた。
トランジスタのサイズが減少することのいくつかの良く知られている利点がある
。ＭＯＳＦＥＴの場合は、チャネル長の減少が、より小さなチャネル幅にある量
の駆動電流を流す能力を与える。ＦＥＴの幅と長さとの減少により、その幅と長
さとによって限定される面積の関数である寄生ゲート容量が減少し、それによっ
て回路性能が向上する。同様に、トランジスタのサイズの減少は、所定の回路の
ために使われる面積をより小さくし、これが、所定の面積内により多くの回路を
可能とし、またはより小さくより安いチップを可能とし、またはその両方を可能
とする利点がある。
【０００４】 ＭＯＳＦＥＴが、単純に線形にスケール・ダウンできないことも、良く知られ
ている。すなわち、ＭＯＳＦＥＴのその幅と長さの属性が減少すると、ゲート誘
電体および接合部などのそのトランジスタの他の部分も、望まれる電気特性を達
成するように、スケーリングされなければならない。ＭＯＳＦＥＴにおける不適
切なスケーリングによる望ましくない電気特性には、チャネル領域内への電界の
カップリング、および増加したサブスレッショルド・コンダクションを含む。こ
れらの効果は、この分野では、ときどき短チャネル効果と呼ばれている。
【０００５】 多くの方法が開発され、適切なスケーリングを達成するために、ＭＯＳＦＥＴ
により浅いソース／ドレイン接合部を形成した。残念なことに、これらの非常に
浅い接合部は、より深いソース／ドレイン接合部と比べて増加した抵抗率を有す
るソース／ドレイン延長部を作り出していた。より深いソース／ドレイン接合部
を有するより長いチャネル長のＭＯＳＦＥＴにおいては、そのソース／ドレイン
延長部の抵抗率は、ＭＯＳＦＥＴ自身のオン抵抗と比べて無視できた。しかしな
がら、ＭＯＳＦＥＴチャネル長が、サブ・ミクロン領域に減少すると、その増加
したソース／ドレイン延長部の抵抗率は、大きな性能上の制限となる。
【０００６】 必要とされるのは、重大なレベルのオフ状態電流を生じる短チャネル効果を受
けることなく、大きな駆動電流を生成するように動作可能な、非常に短いチャネ
ル長と、ソース／ドレイン延長部の低い抵抗率とを有する電界効果トランジスタ
構造である。さらに必要とされるのは、そのような構造を製造する方法である。
【０００７】 （発明の概要） 簡単に言えば、ＭＯＳＦＥＴ構造は、第１導電タイプの高い導電性のソース／
ドレイン延長部と、第２導電タイプの半導体本体を有する超階段接合とを含む。
【０００８】 本発明のさらなる態様では、ＭＯＳＦＥＴを形成するためのプロセスは、ＦＥ
Ｔゲート構造部に隣接しまた部分的に下にあるリセスを形成するために、基板の
部分を取り除くことと、エピタキシャル・プロセスでそのリセスを充填し直すこ
ととを含む。
【０００９】 （詳細な説明） 概要 従来のソース／ドレイン接合部の形成は、ゲート電極に自己整合された、また
はその代わりにゲート電極に隣接する側壁スペーサに位置合わせされたイオン注
入操作によって達成される。適切なトランジスタ性能は、このように半導体プロ
セス技術の多くの世代で達成された。しかしながら、トランジスタのスケーリン
グにより、ＦＥＴチャネル長が、ディープ・サブミクロン領域に縮小されると、
ＦＥＴの所望の電気性能を達成するために必要となるソース／ドレイン接合部深
さとドーピング濃度とに対する変化は、ＦＥＴソース／ドレイン端子に結合され
る寄生抵抗を、この寄生抵抗がＦＥＴのオン抵抗に比べて有意である点まで増加
させる。この分野では、寄生抵抗は、ときどき外的抵抗（external resistance
）と呼ばれる。より具体的には、同時に、非常に浅い接合部深さと、高いソース
・ドレイン延長部ドーピング濃度と、本体とソース／ドレイン接合部間のドーピ
ング・プロファイルにおける階段状の変化とを得るということが、ディープ・サ
ブミクロンＦＥＴの所望の電気性能のためにすべて必要とされるが、従来のプロ
セスで達成することが非常に困難になった。
【００１０】 本発明の例示的な実施形態は、高い導電性のソース／ドレイン延長部と階段接
合とを有するＦＥＴを提供する。本発明のＦＥＴ構造を形成する方法は、ＦＥＴ
のゲート誘電体層に隣接し部分的に下にある基板を異方性エッチングすることと
、第１の導電タイプと第２の導電タイプとのインサイチュ（ｉｎ−ｓｉｔｅ）・
ドープされた材料の２つの層を選択的に堆積することを含む。
【００１１】 本発明を実現するＦＥＴは、充填し直されたソースとドレイン端子を含む。こ
のようすることで、ソース／ドレイン端子のドーピング濃度を、反応室内のガス
混合、温度、および圧力を制御することによって制御することができる。本発明
の実施形態は、堆積される材料のドーピング濃度の正確な制御による、急峻な階
段接合を有するマイクロ電子装置を含む。さらに、本発明の特定の実施形態は、
ソース／ドレイン接合部の高エネルギーのイオン注入を除く可能性がある。ドー
パントを活性化するために、またはソース／ドレイン端子の先端部分内にドーパ
ントを熱拡散させるために高温の操作を必要としないので、このようなソース／
ドレイン接合部の形成はプロセス熱収支のための増加したマージンも提供する。
【００１２】 術語 チップ、集積回路、モノリシック装置、半導体装置、およびマイクロ電子装置
の用語は、しばしばこの分野で交換可能に用いられる。本発明は、それらの用語
がその分野で一般に理解されているように、上記すべての用語に適用できる。
【００１３】 金属ライン、トレース、ワイヤ、導体、信号ライン、および信号送信媒体の用
語は、すべて関連する。上に挙げられた関連する用語は、一般に交換可能であり
、特定から一般への順に現れる。この分野では、金属ラインは、時にはトレース
、ワイヤ、ライン、相互接続、または単に金属と呼ばれる。一般にはアルミニウ
ム（Ａｌ）、銅（Ｃｕ）、またはＡｌとＣｕとの合金である金属ラインは、電気
回路を結合しまたは相互接続するための信号経路を提供する導体である。金属以
外の導体が、マイクロ電子装置において利用可能である。他の導体の例は、ドー
ピングされたポリシリコン、ドーピングされた単結晶シリコン（そのようなドー
ピングが、熱拡散またはイオン注入によって達成されたかにかかわらず、しばし
ば単に拡散と呼ばれる）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、コバルト（Ｃ
ｏ）、ニッケル（Ｎｉ）、およびタングステン（Ｗ）などの材料と、高融点金属
シリサイドとである。
【００１４】 コンタクトおよびビアの用語は両方、異なる相互接続レベルからの導体の電気
接続のための構造を意味している。これらの用語は、時々従来技術において、そ
の構造が完成される絶縁体内の開口、およびその完成された構造自体の両方を説
明するために使用される。本開示の目的のため、コンタクトおよびビアは、その
完成した構造を意味する。
【００１５】 エピタキシャル層は、単結晶半導体材料の層を意味する。
【００１６】 「ゲート」の用語は、文脈の影響を受け、集積回路を説明するとき２つの意味
で用いられることができる。本明細書で使用されるとき、ゲートは、トランジス
タ回路構造の文脈で使用されるときは、ＦＥＴの三つ端子の絶縁されたゲート端
子を意味し、論理ゲートの文脈で使用されるときは、任意の論理機能を実現する
ための回路を意味する。半導体本体が考慮されるとき、ＦＥＴは、四端子装置と
して考えることができる。
【００１７】 多結晶シリコンは、ランダムな方向を向いた微結晶またはドメインから作られ
るシリコンのノンポーラスな形態である。多結晶シリコンは、しばしば、シリコ
ン・ソース・ガスから化学的気相成長によってまたは他の方法によって作られ、
ラージ・アングル粒界（large-angle grain boundary）、ツイン粒界（twin bou
ndary）、またはその両方を含む構造を有する。多結晶シリコンは、この分野で
は、しばしばポリシリコンと呼ばれ、または時々より簡単にポリと呼ばれる。
【００１８】 ソース／ドレイン端子は、ＦＥＴの端子を意味し、その端子間で、ゲート端子
に印加された電圧の結果として生じる電界の影響下で、半導体表面の電界の反転
に続いて、電界の影響下で伝導が生じる。ソース／ドレイン端子は、典型的に半
導体基板内に作られ、その基板の導電タイプとは反対である導電性（すなわち、
ｐタイプまたはｎタイプ）を有する。時々、ソース／ドレイン端子は、接合と呼
ばれる。一般的に、ソース／ドレイン端子は、それらが幾何学的に対称であるよ
うに製造される。ソース／ドレイン端子は、そのソース／ドレイン端子の他の部
分より浅い、時々先端と呼ばれる延長部を含むことができる。その先端は、典型
的にはソース／ドレイン端子の主要部分から、ＦＥＴのチャネル領域に向かって
延びる。幾何的に対称なソースおよびドレイン端子のため、普通はこれら端子を
単にソース／ドレイン端子と呼び、本明細書でこの命名を使用する。設計者は、
ＦＥＴが回路内で動作するとき、その端子に加えられる電圧に基づいて、しばし
ば特定のソース／ドレイン端子を「ソース」または「ドレイン」と指定する。
【００１９】 本明細書で使用されるとき、基板は、物理的な対象物であり、その対象物は、
様々なプロセス操作によって所望のマイクロ電子構成体に変形される基本的なワ
ーク・ピースである。基板はウェハと呼ばれることもある。ウェハは、半導体材
料、非半導体材料、または半導体材料と非半導体材料との組み合わせで作ること
ができる。
【００２０】 本明細書で使用されるとき、垂直の用語は基板の表面にほぼ直角を意味する。
【００２１】 図１〜６を参照すると、本発明の例示的な実施形態が説明されている。図１に
示されるように、ウェハは知られている方法で処理され、パターニングされたゲ
ート電極の上、およびウェハ上面に堆積されたゲート誘電体層の上に薄いフィル
ム層を形成する。より詳細には、図１に示されるように、基板１０２は、その基
板の表面上に堆積されたゲート誘電体層１０４を有し、パターニングされたゲー
ト電極１０６がゲート誘電体層１０４上に形成される。例示された実施形態では
、基板１０２はシリコン・ウェハであり、ゲート誘電体層１０４は二酸化シリコ
ンであり、ゲート電極１０６はポリシリコンから作れる。ゲート誘電体層１０４
は、典型的には酸化されたシリコンの薄い層であるが、ゲート絶縁体層の厚みと
化学的な構成は、本発明の範囲内で変えることができる。
【００２２】 当業者および本開示で利用する者は、フィールド酸化物領域がこれらの図には
示されていないが、本明細書に示され説明されるその動作と構造とは、様々なフ
ィールド酸化物絶縁体アーキテクチャと適合することを理解するであろう。フィ
ールド酸化物絶縁体アーキテクチャの例は、基板の表面内の浅いトレンチ絶縁体
領域、および平面的でない酸化物絶縁体領域を作るより古い選択酸化法を含む。
【００２３】 薄いフィルム層１０８が、ゲート電極１０６の表面上、およびゲート電極１０
６によって覆われていないゲート誘電体層１０４の部分に堆積される。薄いフィ
ルム層１０８は、スペーサ層と呼ばれることもある。なぜなら、ゲート電極１０
６の側壁に隣接するスペーサは、その後の処理において層１０８から形成される
からである。スペーサ層１０８が、基板１０２とゲート電極１０６のエッチング
特性とは異なるエッチング特性を有することが好ましい。スペーサ層１０８のた
めの材料は、それに限定されないが、窒化物、酸化窒化物、および酸化物を含む
あらゆる誘電体材料とすることができる。例示的な実施形態において、ゲート電
極１０６を形成するポリシリコンのエッチングに続いて、シリコン窒化物の薄い
層がスペーサ層１０８を形成するために基板の表面上に堆積される。一実施形態
において、シリコン窒化物は、約２０ｎｍの厚みであり、垂直拡散炉で形成され
る。しかしながら、窒化物の厚みは、本発明を制限するものではなく、例えば２
ｎｍから５０ｎｍの範囲の厚さの任意の実際の厚さとしてもよい。この窒化物層
は、後続のエピタキシャルの充填し直す操作の間に、必要な選択性を提供するた
めに使用される。同様に、スペーサ層は、例えば二酸化物のような他の材料で形
成されることが可能である。シリコン二酸化物は、シリコン窒化物の誘電率より
小さい誘電率を有し、これは、ゲート電極と他の付近の回路ノードとの間の寄生
容量を低くすることに関して有利である。
【００２４】 図２を参照すると、スペーサ層１０８は、例えばシリコン窒化物に対する従来
のドライ・エッチング化学作用を用いて、異方性エッチングされる。このエッチ
ング操作に続いて、ソース／ドレイン領域には、残留するシリコン窒化物の有意
な量は残らない。例示的な実施形態においては、この異方性エッチング操作は、
ポリシリコン・ゲート電極１０６の側壁に沿って、約１５０ｎｍ厚み（垂直軸に
沿って測定されたとき）の窒化物層を残す。典型的には、この層の垂直高さ（す
なわち厚み）は、ゲート電極１０６の厚みにほぼ等しい。これらのポスト・エッ
チング窒化物構造は、スペーサと呼ばれる。図１〜２に見られるように、ゲート
電極１０６の上面に直接隣接するシリコン窒化物スペーサ層１０８の部分は、ス
ペーサ層のエッチング操作によって取り除かれる。
【００２５】 図３を参照すると、平行平板ＲＦプラズマ・エッチング・システム内で、等方
性ドライ・エッチング・プロセスを使用して、基板１０２内に複数のリセスが形
成される。等方性に好ましいプロセス条件で、六フッ化硫黄（ＳＦ6）およびヘ
リウム（Ｈｅ）の混合物が用いられる。そのような条件は、高圧力および低いＲ
Ｆ電力密度を含む。本発明の一実施形態では、約９００ｍＴのプロセス圧力、１
．１ｃｍのギャップ、１００ＷのＲＦ電力、１５０ｓｃｃｍのＨｅ流量、および
１００ｓｃｃｍのＳＦ6流量が使用される。ＲＦ電力は、例えば５０Ｗから２０
０Ｗの範囲で変えることができる。そのプロセス圧力は変えることができるが、
約５００ｍＴより大きくなるべきである。このエッチング・プロセスは、選択性
が高く、ゲート誘電体層１０４を形成するシリコン二酸化物のエッチング・レー
トより非常に速い、シリコン・エッチング・レートを特徴とする。同様に、シリ
コン基板１０２のエッチング・レートは、側壁スペーサ１０８を形成するシリコ
ン窒化物のエッチング・レートより非常に速い。ゲート誘電体層１０４の電気特
性は、基板１０２内にリセスを形成するエッチング・プロセスに不利とならない
。
【００２６】 図３に見ることができるように、リセスは、ゲート誘電体層１０４の下にある
部分を含む。その例示的な実施形態において、基板１０２は等方性エッチングさ
れる。その側方エッチングは、スペーサのすぐ下だけでなく、ゲート電極１０６
によって区画された領域にすぐ下の一部に達する窪んだ領域を形成する。
【００２７】 シリコン窒化物スペーサ層１０８は、ポリシリコン・ゲート電極１０６の上面
から取り除かれているので、リセスを形成するエッチングによって、ポリシリコ
ン・ゲート電極１０６の上面もエッチングされ、従って、図３に示されるように
電極の高さを低減させることに留意されたい。
【００２８】 当業者および本開示で利用する者は、上に開示された操作と構造とは、ｎチャ
ネルＦＥＴ（ＮＦＥＴ）およびｐチャネルＦＥＴ（ＰＦＥＴ）の両方の形成に適
用できることは理解するであろう。ＮＦＥＴおよびＰＦＥＴは、構造的に似てい
る。しかしながら、ｐタイプ・ドーパントとｎタイプ・ドーパントとの相対的な
配置が異なる。すなわち、ＰＦＥＴは、ｎタイプの本体内にｐタイプのソース／
ドレイン端子を含み、ＮＦＥＴは、ｐタイプの本体内にｎタイプのソース／ドレ
イン端子を含む。
【００２９】 例示された実施形態は、ＰＦＥＴの形成に関して説明されている。本発明は、
同様にＮＦＥＴの構造と製造とに適用されることも理解されなければならない。
図４を参照すると、ボロンがドーピングされたＳｉのエピタキシャル・フィルム
１１０がＳｉＨ2Ｃｌ2ベースの化学作用を用いて形成される。その堆積は、窒化
物スペーサ１０８に対して選択性が高い、すなわち、ボロンがドーピングされた
Ｓｉフィルム１１０がシリコン窒化物スペーサ１０８の上に形成また接着されな
い。しかしながら、リセスは、この堆積プロセスによってほぼ充填される。リセ
スをこの操作によって完全に充填させることもできる。エクス・サイチュ（ex-s
itu）洗浄操作は実行されない。外的なウエット洗浄は、薄いゲート誘電体層１
０４を損傷する傾向があるためである。代替の実施形態では、リセスを充填する
フィルムを形成するために、ボロンがドーピングされたＳｉＧｅをボロンがドー
ピングされたＳｉの代わりに使用することができる。典型的には、エピタキシャ
ル・フィルム１１０は、その上面が基板１０２の最初の表面の平面より上になる
ように堆積される。これは、基板１０２の最初の表面上に形成されたゲート誘電
体層１０４の相対位置を、Ｓｉ層１１０の上面と比較することによって図４に見
ることができる。さらに図４に示されるように、ボロンがドーピングされたＳｉ
のエピタキシャル・フィルム１１０は、ゲート電極１０６の上面にも形成される
。このように、ポリシリコン・ゲート電極１０６の厚みは、そのポスト・エッチ
ング寸法から増加される。
【００３０】 さらに図４を参照すると、ボロンがドーピングされたＳｉフィルム１１０は、
選択的堆積によって形成される。シリコン、またはシリコン・ゲルマニウムなど
のシリコン合金の選択的堆積は、露出されたシリコン表面上に、シリコンまたは
シリコン合金を形成する。例えば、ボロンがドーピングされたシリコンの選択的
堆積は、シリコン基板１０２とポリシリコン・ゲート電極１０６の露出された表
面上にＳｉフィルム１１０を作り出す。シリコン・フィルムは、ジクロロシラン
（ＳｉＨ2Ｃｌ2）および水素（Ｈ2）からなる堆積ガスを供給しながら、約６０
０℃から９００℃の温度にウェハを加熱することによって選択的に堆積される。
より詳細には、ｎタイプのシリコンは、約７５０℃の温度で、約１０ｓｌｍ Ｈ2 、約３０ｓｃｃｍ ＨＣｌ、約１００ｓｃｃｍ ＳｉＨ2Ｃｌ2、および１８０ｓｃ
ｃｍ ＰＨ3とともに、ほぼ大気圧で選択的に堆積される。そのようなプロセス条
件は、約５０ｎｍの厚さの層を約６分間で堆積することができる。ｐタイプのシ
リコンは、約８００℃の温度で、約２０ｓｌｍ Ｈ2、約７０ｓｃｃｍ ＨＣｌ、
約１２０ｓｃｃｍ ＳｉＨ2Ｃｌ2、および７５ｓｃｃｍ Ｂ2Ｈ6とともに、選択的
に堆積させることができる。そのようなプロセス条件は、約５０ｎｍの厚さの層
を約１５５秒間で堆積することができる。
【００３１】 シリコン・ゲルマニウム合金は、約１０から１００ｓｃｃｍ間のレートのジク
ロロシラン、約１０から２００ｓｃｃｍ間のレートの１％の水素で希釈されたゲ
ルマン（ＧｅＨ4）、および約２０ｓｌｍのレートの水素からなる堆積ガス混合
物を、約５０から７６０ｔｏｒｒの間の圧力に維持されたＣＶＤ室内に供給しな
がら、約７００℃から７５０℃の間の温度にウェハを加熱することによって選択
的に堆積される。ドーピングされたシリコンまたはシリコン合金フィルムが望ま
しいなら、ジボラン、フォスフィン、またはアルシンなどのドーパント・ガスを
そのプロセス・ガスの混合物に含めることができる。
【００３２】 高濃度にドーピングされた（＞５×１０20原子／ｃｍ3）ｎタイプのシリコン
・ゲルマニウム・エピタキシャル・フィルムは、約１０から２００ｓｃｃｍのＧ
ｅＨ4、約１０から１００ｓｃｃｍのジクロロシラン、１０から４０ｓｌｍの水
素、１から２００ｓｃｃｍのＰＨ3、および１５ｓｃｃｍのＨＣｌからなる堆積
ガス混合物を利用して、一方、７００℃から７５０℃の間の温度に基板を維持し
ながら、およびフィルム堆積中に約１６５ｔｏｒｒの堆積圧力を維持しながら、
熱的な化学的気相成長によって、シリコン基板上に選択的に堆積させることがで
きる。そのようなプロセスは、ほぼ均一にドーピングされたｎタイプのシリコン
・ゲルマニウム・エピタキシャル・フィルムを形成する。同様に、ｐタイプのシ
リコン・ゲルマニウム合金は、約７４０℃の温度で、約２０ｓｃｃｍのジクロロ
シラン、約８０ｓｃｃｍのゲルマン、約２０ｓｌｍの水素、および約１〜２００
ｓｃｃｍのＢ2Ｈ6などのｐタイプのドーパント・ソースの分解によって形成させ
ることができる。堆積プロセスの選択性を増加させるために、約１０ｓｃｃｍの
ＨＣｌを、そのガス混合物に追加することもできる。そのようなプロセス条件は
、約５０ｎｍの厚さの層を約７５秒で堆積することができる。
【００３３】 当業者および本開示を利用する者は、堆積操作が、フィールド酸化物領域内、
または浅いトレンチ絶縁体領域内の酸化物に対する選択性も達成されるようなも
のであることを理解するであろう。
【００３４】 図５は、さらなる処理操作が実行された後の、図４のＦＥＴ構造を示す。対抗
する側壁スペーサ１０８に沿って堆積される追加の側壁スペーサ１１２を形成す
るために従来の処理を使用することができる。さらに、ドーピングされたＳｉ領
域１１０、すなわちソース／ドレイン延長部領域およびポリシリコン・ゲート電
極１０６の上にサリサイドされた領域１１４を形成するためにも従来の処理を使
用することができる。サリサイドされたソース／ドレイン延長部の形成に本発明
の構造が有利であることに留意されたい。例えば、ニッケル・サリサイド層を形
成するのに、比較的容易にシリコン内に拡散するニッケルなどの金属を使用する
と、ニッケル原子の横方向拡散が窒化物側壁スペーサ１０８によって停止され、
従ってニッケル原子がチャネル領域内に侵入しない。そうでなければチャネル領
域で、ニッケル原子は、ＭＯＳＦＥＴの電気特性に不利に影響を与えるであろう
。Ｓｉ １１０の厚さおよびサリサイド層１１４の深さは、本発明の範囲内で変
えることができ、構造的な金属原子拡散バリア特性にまだ役に立つことは、図４
に見ることができる。
【００３５】 図６を参照すると、本発明のさらなる代替の実施形態において、ボロンがドー
ピングされたＳｉ １１０のインサイチュ・エピタキシャル形成の前に、リンが
ドーピングされたＳｉ １１１の層が、エピタキシャル形成される。当業者およ
び本開示を利用する者は、他のｎタイプ・ドーパントをリンの代わりに使用され
ることができることを理解するであろう。砒素が、代替のｎタイプ・ドーパント
の例である。
【００３６】 単結晶エピタキシャル層のドーピング濃度は、エピタキシャル反応室内のガス
混合物、温度、および圧力の関数であるので、第１の導電タイプ（例えば、リン
でドーピングされたｎタイプ）の高濃度にドーピングされたＳｉ層１１１（また
はＳｉ1-xＧｅx、ｘ＝０から０．３）をまず形成することができる。その後、ウ
ェハを大気に露出することなく、第２の導電タイプ（例えば、ボロンでドーピン
グされたｐタイプ）の高濃度にドーピングされたＳｉ層１１０が、Ｓｉ層１１１
に直接上に隣接して形成されるように、ガス混合物、温度、および圧力を変化さ
せる。このように、基板１０２内のリセスは、非常に急な階段接合となる単結晶
シリコン（またはＳｉ1-xＧｅx、ｘ＝０から０．３）の２つの層で充填される。
【００３７】 第１の導電タイプで比較的薄くドーピングされた基板１０２、第２の導電タイ
プで濃くドーピングされたソース／ドレイン端子１１０、およびソース／ドレイ
ン端子１１０と薄くドーピングされた基板１０２との間に配置された第１の導電
タイプの濃くドーピングされた領域１１１を有することによって、所望の電気特
性を得ることができる。その選択的な堆積プロセス（上述した）の性質のため、
濃くドーピングされた領域１１０、１１１は、ソース／ドレイン延長部領域内だ
けではなく、ゲートへの先端の重なった領域内にも濃くドーピングされる。その
先端という用語は、ゲートの下に隣接し、ＦＥＴのチャネル部分に隣接している
ソース／ドレイン接合部の部分を意味するために一般的に使用される。
【００３８】 図７に関連して、本発明の例示的な実施形態によるウェハ上のＦＥＴの製造方
法を説明する。パターニングされたゲート電極上にスペーサ層を形成する操作（
ブロック２０２）が実行される。本発明の例示的な実施形態では、ゲート電極は
、ゲート誘電体層上に前に堆積されたポリシリコンからなる。ゲート誘電体は、
典型的には酸化されたシリコンである。酸化物ゲート誘電体とポリシリコン・ゲ
ート電極とを有するその例示的な実施形態では、スペーサ層は、典型的にはシリ
コン窒化物である。当業者および本開示を利用する者は、本発明が酸化物誘電体
およびポリシリコン・ゲート電極の組み合わせに限定されないことを理解するで
あろう。限定しない例として、ゲート誘電体層は、酸化物層と窒化物層との組み
合わせからなることができる。同様に、限定しない例として、ゲート電極は、ポ
リシリコンよりむしろ金属から形成されることができる。
【００３９】 スペーサ層が形成された後、側壁スペーサが形成される異方性エッチング（ブ
ロック２０４）を受ける。その異方性エッチングの間、ゲート電極の上面および
ウェハの上面上に隣接するスペーサ層の部分が取り除かれる。スペーサ層の残り
の部分が、ゲート電極の対向する垂直な側壁に沿って配置される。
【００４０】 リセスが、ＦＥＴのソース／ドレイン端子が位置する場所のウェハ内に形成さ
れる（ブロック２０６）。リセスはウェハの等方性エッチングによって形成され
る。この分野で理解されるように、等方性エッチング操作は、ウェハ表面の垂直
方向および横方向の両方から材料を取り除く。そのエッチングが、側壁スペーサ
またはゲート誘電体層よりむしろウェハを非常に選択的におよび優先してエッチ
ングするように、エッチング化学作用と条件が選択される。ウェハがシリコンで
あり、ゲート誘電体がシリコンの酸化物であり、ゲート電極がポリシリコンであ
り、および側壁スペーサがシリコン窒化物である例示の実施形態では、六フッ化
硫黄（ＳＦ6）およびヘリウム（Ｈｅ）を用いたプラズマ・エッチングが使用さ
れる。
【００４１】 リセスが形成された後、ウェハは、典型的にはエピタキシャル反応装置内に置
かれ、ドーピングされた結晶材料の第１の層が形成される（ブロック２０８）。
その結晶材料は、例えば、ｐタイプのシリコン、ｐタイプのシリコン・ゲルマニ
ウム、ｎタイプのシリコン、またはｎタイプのシリコン・ゲルマニウムである。
典型的には、第１の層の導電タイプは、ＦＥＴが製造されるウェハの部分の導電
タイプに適合する。当業者は、ウェハの様々な部分が、その中にＦＥＴを製造す
るためのウエルを形成するようにドーピングされおよび／またはカウンタ・ドー
ピングされることが理解できるであろう。例えば、ｎチャネルＦＥＴ（ＮＦＥＴ
）がウェハのｐタイプ領域内に形成され、一方、ｐチャネルＦＥＴ（ＰＦＥＴ）
がウェハのｎタイプ領域内に形成される。
【００４２】 第１の層が形成された後、ドーピングされた結晶材料の第２の層が形成される
（ブロック２１０）。第２の層は、典型的には、第１の層を大気に露出すること
なく形成される。すなわち、第２の層および第１の層は、インサイチュウ操作で
連続して、エピタキシャル反応装置内でガス混合物、温度、および圧力を単に変
化させることで、同じ反応室内で形成される。結晶材料は、例えば、ｐタイプの
シリコン、ｐタイプのシリコン・ゲルマニウム、ｎタイプのシリコン、またはｎ
タイプのシリコン・ゲルマニウムであることができる。典型的には、第２の層の
導電タイプは、第１の層の導電タイプと反対であるように選択される。このよう
に、非常に急な接合を得ることができる。
【００４３】 例えば、ＰＦＥＴのゲート構造は、シリコン・ウェハのｎタイプ部分の領域内
に形成され、ソース／ドレイン・リセスが形成された後、ｎドーピングされた（
例えばリン）シリコン・ゲルマニウムの第１の層がリセス内に形成され、その後
ｐドーピングされた（例えばボロン）シリコン・ゲルマニウムの第２の層が第１
の層上に形成される。第１および第２の層の両方が、ＰＦＥＴの本体端子を形成
するシリコン・ウェハのｎタイプ部分のドーピング濃度よりかなり濃いドーピン
グ濃度を有する。より特定的には、第１および第２の層は、本質的にカウンタド
ーパントがなく、一方、ウェハのｎタイプ領域は、ｎタイプおよびｐタイプのド
ーパントの両方を含む。ゲート構造体は、ゲート電極、またはゲート電極および
隣接する側壁スペーサであることも可能である。
【００４４】 シリサイデーション操作は、典型的には、ソース／ドレイン端子およびゲート
電極のシート抵抗率をさらに低減させるために実行される。
【００４５】 結論 本発明の実施形態は、非常に短いチャネル長でソース／ドレイン延長部が低い
抵抗でありながら、かなりの大きいレベルのオフ状態電流を作り出す短チャネル
効果を受けることなく、大きい駆動電流を生成できるように動作可能である電界
効果トランジスタ構造を提供する。本発明のさらなる実施形態は、そのような構
造を製造する方法を提供する。
【００４６】 本発明の特定の実施形態の利点は、ソース／ドレイン端子をアニーリングする
ことなく製造することができる。ドーパントを活性化するために従来必要であっ
た高温ステップを除くことによって、熱拡散が避けられ、非常に急な階段接合が
維持される。
【００４７】 本発明の特定の実施形態の利点は、ゲート電極の対向する垂直壁に沿って側壁
スペーサを形成させて充填し直すことによって形成された上げられた接合部は、
サリサイド処理の間のトランジスタ・チャネル領域内に金属原子の横方向拡散を
ほぼ妨げる。
【００４８】 本発明の特定の実施形態の利点は、ソース／ドレイン端子の先端部分内への直
接の活性ドーパントの導入である。
【００４９】 本発明の特定の実施形態の利点は、非常に正確なドーピング・プロファイルが
達成されることである。
【００５０】 本発明の特定の実施形態の利点は、非常に浅く、高濃度にドーピングされたソ
ース／ドレイン端子が、その先端部分へのイオン注入なしに形成できることであ
る。いくつかの場合では、チャネル領域から離れるように位置するソース／ドレ
イン端子の部分を形成するために典型的に使用される深いソース／ドレイン注入
さえ除くことができる。
【００５１】 多くの設計における選択が、本発明の範囲内で可能であることは、本開示を利
用する当業者に理解されるであろう。例えば、ゲート絶縁体の厚み、ゲート絶縁
体材料、ゲート電極の厚み、側壁スペーサ材料、層間誘電体材料、絶縁トレンチ
の深さとＳ／Ｄ、およびウエル・ドーピング濃度を含みこれに限定されない構造
パラメータは、すべて例示的に実施形態と共に示されまたは説明されたものから
変えることができる。同様に、リセスを形成する操作、およびドーピングされる
結晶材料で充填し直す操作は、そのソース／ドレイン端子の形状およびドーピン
グ・プロファイルを合わせるために繰り返すことができる。
【００５２】 説明され示された部品およびステップの詳細、材料、および配置における様々
な他の変化は、添付された特許の範囲に記載された本発明の原理および範囲から
逸脱することなく、本開示を利用する当業者によってなされることは理解される
であろう。
【図面の簡単な説明】
【図１】 ウェハ上に形成されたゲート誘電体と、そのゲート誘電体を覆うパターニング
されたゲート電極と、そのウェハの表面を覆って形成されたスペーサ層とを備え
る基板を示す、プロセス中のウェハの概略断面図である。
【図２】 そのスペーサ層の異方性エッチングが薄い側壁スペーサを形成し、ゲート電極
または側壁スペーサによって被覆されていないゲート誘電体が取り除かれた後の
、図１の構造を示す概略断面図である。
【図３】 異方性エッチングが、基板にリセスを形成するためにその基板の部分を取り除
いた後の、さらにエッチングされて除かれたゲート電極の部分を示す、図２の構
造を示す概略断面図である。
【図４】 リセスが充填し直され、ゲート電極厚みが作り上げられた後の、図３の構造を
示す概略断面図である。
【図５】 サリサイド処理の後の、図４の構造を示す概略断面図である。
【図６】 リセスを充填し直すことが、第１導電タイプの層の形成に続いて第２導電タイ
プの層の形成を含む、代替のプロセス・フロー後の、図３の構造を示す概略断面
図である。
【図７】 本発明による製造プロセスにおける様々な操作を示すフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 チャウ，ロバート・エス アメリカ合衆国・97008・オレゴン州・ビ ーバートン・サウスウエスト ハーネス レーン・13525 (72)発明者 モロー，パトリック アメリカ合衆国・97229・オレゴン州・ポ ートランド・ノースウエスト シンナショ ウ ドライブ・6150 (72)発明者 ジャン，チャ−ホン アメリカ合衆国・97229・オレゴン州・ポ ートランド・ノースウエスト 176ティエ イチ アベニュ・395 (72)発明者 パッカン，ポール アメリカ合衆国・97007・オレゴン州・ビ ーバートン・サウスウエスト ジブラルタ ー コート・15025 Ｆターム(参考） 5F140 AA10 AA29 AA40 AB03 BA01 BA05 BD05 BD10 BF04 BF05 BF11 BF14 BF18 BF21 BF28 BG08 BG11 BG12 BG14 BG29 BG34 BG51 BG53 BH27 BH33 BJ01 BJ08 BK09 BK12 BK18 BK34 CB01 CB04 CF04 【要約の続き】 れたリセスを実施できる。

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 マイクロ電子構造であって、 第１平面である上面を有する基板と、 前記基板の上面上に配置される誘電体と、 対向する垂直壁に沿って配置された第１の側壁スペーサを有し、前記誘電体上
    に配置されるゲート電極と、 ソース端子およびドレイン端子とを備え、前記ソース端子およびドレイン端子
    のそれぞれは、一部が前記基板内に一部が前記基板上に、前記第１の側壁スペー
    サの１つに隣接してそれぞれ配置され、前記ソース端子およびドレイン端子は、
    少なくとも前記側壁スペーサの部分の下にまで延びる部分をさらに有し、 前記ソース端子およびドレイン端子が、第２平面である上面を有し、前記第２
    平面が前記第１平面より上にあり、前記ソース端子およびドレイン端子が、ドー
    ピングされた結晶半導体を備える、マイクロ電子構造。
  2. 【請求項２】 さらに、前記基板内に配置され、第１部分と第２部分とを有
    する本体を備え、 前記第１部分が、第１導電タイプおよび第１のドーピング・プロファイルであ
    り、前記第２部分が、第１導電タイプおよび第２のドーピング・プロファイルで
    あり、前記第１のドーピング・プロファイルおよび前記第２のドーピング・プロ
    ファイルの間の遷移が急である請求項１に記載の構造。
  3. 【請求項３】 前記第１部分がカウンタドーパントを含み、前記第２部分は
    、ほぼカウンタドーパントがない請求項２に記載の構造。
  4. 【請求項４】 前記ゲート電極が、前記ゲート誘電体上に配置されたポリシ
    リコンと、前記ポリシリコン上に配置された第１導電タイプの結晶シリコンとを
    備える請求項１に記載の構造。
  5. 【請求項５】 前記ゲート電極が、さらに第２導電タイプの結晶シリコンを
    備える請求項４に記載の構造。
  6. 【請求項６】 さらに、前記第１の側壁スペーサに隣接する第２の側壁スペ
    ーサと、前記ゲート電極の上部および前記ソース／ドレイン端子の上部に配置さ
    れた金属サリサイドとを備える請求項１に記載の構造。
  7. 【請求項７】 前記ソース／ドレイン端子が、ｐタイプのシリコンを備える
    請求項６に記載の構造。
  8. 【請求項８】 前記ソース／ドレイン端子が、ｎタイプのシリコンを備える
    請求項６に記載の構造。
  9. 【請求項９】 前記ソース／ドレイン端子が、ｐタイプのシリコン・ゲルマ
    ニウムを備える請求項６に記載の構造。
  10. 【請求項１０】 前記ソース／ドレイン端子が、ｎタイプのシリコン・ゲル
    マニウムを備える請求項６に記載の構造。
  11. 【請求項１１】 ａ）第１導電タイプである基板の表面上にパターニングさ
    れた構造を形成すること、 ｂ）前記パターニングされた構造の下にある部分を含み、表面を有するリセス
    を前記基板内に形成するように前記基板を等方性エッチング処理すること、およ
    び ｃ）前記リセス内に第２導電タイプを有する第１の材料の層を選択的に形成す
    ること を含む接合を形成する方法。
  12. 【請求項１２】 さらに、前記第１の材料の層を選択的に形成する前に、前
    記リセスの表面上に第１導電タイプを有する第２の材料の層を選択的に形成する
    ことを含む請求項１１に記載の方法。
  13. 【請求項１３】 前記基板が前記第１導電タイプを有するようにドーピング
    されたシリコンを含み、前記第１の材料がドーピングされたシリコンを含み、前
    記第２の材料がドーピングされたシリコンを含む請求項１２に記載の方法。
  14. 【請求項１４】 前記基板が前記第１導電タイプを有するようにドーピング
    されたシリコンを含み、前記第１の材料がドーピングされたシリコン・ゲルマニ
    ウムを含み、前記第２の材料がドーピングされたシリコン・ゲルマニウムを含む
    請求項１２に記載の方法。
  15. 【請求項１５】 前記第２の材料が前記第１の材料の厚みより薄い厚みを有
    する請求項１４に記載の方法。
  16. 【請求項１６】 前記第１の材料が前記基板の表面によって画定された平面
    上である上面を有する請求項１５に記載の方法。
  17. 【請求項１７】 前記パターニングされた構造が、誘電体層と前記誘電体層
    上に配置された導電材料とを備える請求項１１に記載の方法。
  18. 【請求項１８】 エッチングが前記リセスの表面をパッシベートする請求項
    １１に記載の方法。
  19. 【請求項１９】 エッチングが前記基板をＲＦプラズマ・エッチング・シス
    テム内のＳＦ6およびＨｅに露出させることを含む請求項１１に記載の方法。
  20. 【請求項２０】 前記第１の材料を形成することが、結晶材料の層をエピタ
    キシャル的に堆積することを含む請求項１１に記載の方法。
  21. 【請求項２１】 前記第１の材料を形成することが結晶材料の層をエピタキ
    シャル的に堆積することを含み、前記第２の材料を形成することが結晶材料の層
    をエピタキシャル的に堆積することを含み、前記第１の材料を形成した後で、前
    記第２の材料を形成する前に、前記基板が大気に露出されないままである請求項
    １１に記載の方法。
  22. 【請求項２２】 トランジスタを形成する方法であって、 ウェハの第１表面上に誘電体を形成すること、 前記誘電体を覆う導電層を形成すること、 ゲート構造を形成するように、前記導電層および誘電体をパターン形成するこ
    と、 前記ゲート構造に隣接して部分的に構造の下にリセスを形成すること、および 連続操作で、ドーピングされた結晶材料で前記リセスを充填し直すこと を含み、 充填し直すことが、少なくとも第１導電タイプの結晶材料を形成することを含
    むトランジスタを形成する方法。
  23. 【請求項２３】 前記第１導電タイプの前記結晶材料が、ｐタイプのシリコ
    ン、ｐタイプのシリコン・ゲルマニウム、ｎタイプのシリコン、ｎタイプのシリ
    コン・ゲルマニウムからなるグループから選択される請求項２２に記載の方法。
  24. 【請求項２４】 充填し直すことが、さらに、第２導電タイプの結晶材料を
    形成することを含む請求項２２に記載の方法。
  25. 【請求項２５】 前記第２導電タイプの前記結晶材料が、ｐタイプのシリコ
    ン、ｐタイプのシリコン・ゲルマニウム、ｎタイプのシリコン、ｎタイプのシリ
    コン・ゲルマニウムからなるグループから選択される請求項２２に記載の方法。
  26. 【請求項２６】 充填し直すことが選択的な堆積を含む請求項２５に記載の
    方法。
  27. 【請求項２７】 ＦＥＴを製造する方法であって、 第１導電タイプを有する半導体基板の表面のゲート絶縁体上に側壁を有するゲ
    ート電極を形成すること、 前記ゲート電極の側壁に沿って第１スペーサを形成すること、 前記基板内を垂直方向に下方に広げ、前記基板を通って横方向にも広げて、部
    分的に前記ゲート電極の下にあるように、基板表面を有するリセスを形成するこ
    と、および 第２の導電タイプを有し、ドーピングされた結晶材料の第１の層で前記リセス
    をほぼ充填すること を含むＦＥＴを製造する方法。
  28. 【請求項２８】 さらに、前記第１の層の上面と前記基板の表面との間の垂
    直距離が、前記ゲート絶縁体の上面と前記基板の表面との間の垂直距離より大き
    くなるまで、ドーピングされた結晶材料の前記第１の層を堆積することを含む請
    求項２７に記載の方法。
  29. 【請求項２９】 さらに、前記リセスの基板表面上にドーピングされた結晶
    材料の第２の層を形成することを含み、前記第２の層が、前記半導体基板と同じ
    導電タイプを有し、前記第２の層が、前記リセスの前記基板表面に近い前記半導
    体基板のドーピング濃度より濃いドーピング濃度を有する請求項２７に記載の方
    法。
  30. 【請求項３０】 リセスを形成することが、約１．１ｃｍのギャップ、約５
    ０Ｗから２００Ｗの範囲のＲＦパワー、約５００ｍＴより高い圧力、および六フ
    ッ化硫黄およびヘリウムでのプラズマ・エッチングを備える平行平板反応室内に
    前記基板を置くことを含む請求項２９に記載の方法。
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