JP4826914B2 - 集積化金属珪化物ゲート電極を有するトランジスタの形成方法 - Google Patents
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Description
Claims (30)
- 半導体アセンブリ上にトランジスタを形成するトランジスタ形成方法であって、
シリコン層と、トランジスタゲート酸化物層と、シリコン基板材料とを被覆する分離材料内に溝を形成する工程と、
前記溝内にシリコン及び金属を形成する工程と、
前記溝の外側における前記シリコン層には金属珪化物を形成しないようにしながら、前記金属を前記シリコンと反応させて前記溝の内部に金属珪化物を形成する工程と、
前記金属珪化物上にトランジスタ分離キャップを形成する工程と、
前記分離材料と、前記シリコン層及びトランジスタゲート酸化物層のうち前記分離材料の下側にある領域とを除去して、前記トランジスタ分離キャップと、前記金属珪化物と、前記シリコン層の一部と、前記トランジスタゲート酸化物層の一部とを有するトランジスタゲート積層体を形成する工程と、
前記シリコン基板材料内であって前記トランジスタゲート積層体の両側に、トランジスタのソース/ドレイン領域を形成する工程と、
を含むトランジスタ形成方法。 - 請求項1に記載のトランジスタ形成方法において、
前記溝内にシリコン及び金属を形成する前記工程が、
前記シリコン層と接触する前記溝の底部に、前記シリコンとしてのエピタキシャルシリコン材料を形成する工程と、
前記溝内であって前記エピタキシャルシリコン材料上に、前記金属としての金属層を形成する工程と、
を含み、
前記溝の内部に金属珪化物を形成する前記工程が、
前記金属層上に直接、チタンを主成分とする層を形成する工程と、
半導体アセンブリをアニーリングすることにより前記金属層と前記エピタキシャルシリコン材料とを反応させて前記金属珪化物を形成する工程と、
を含むトランジスタ形成方法。 - 請求項1に記載のトランジスタ形成方法において、前記溝の内部に金属珪化物を形成する前記工程の前に、前記溝により形成された前記分離材料の側壁上に内側溝スペーサを形成する工程を更に含むトランジスタ形成方法。
- 請求項2に記載のトランジスタ形成方法において、前記金属層がコバルト又はニッケルからなるトランジスタ形成方法。
- 請求項2に記載のトランジスタ形成方法において、チタンを主成分とする前記層がチタン又は窒化チタンからなるトランジスタ形成方法。
- 請求項1に記載のトランジスタ形成方法において、前記金属珪化物が、xを1〜2の範囲内としたCoSixからなるトランジスタ形成方法。
- 請求項1に記載のトランジスタ形成方法において、前記金属珪化物がコバルト珪化物又はニッケル珪化物からなるトランジスタ形成方法。
- 半導体アセンブリ上にトランジスタを形成するトランジスタ形成方法であって、
上に酸化物層の形成された導電性シリコン基板内に形成された分離領域を有する基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
前記ポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
前記ポリシリコン層の露出部上であって前記溝の底部内に、エピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って、及び、前記エピタキシャルシリコン上に、金属層を堆積する工程と、
半導体アセンブリに1回目のアニーリングを行うことにより、前記金属層を前記エピタキシャルシリコンと反応させて前記溝の内部に金属珪化物を形成する工程と、
非反応の金属層を全て除去する工程と、
2回目のアニーリングを行って、金属珪化物が下側の前記ポリシリコン層の部分に侵入しないようにしながら、金属珪化物の前記形成を継続する工程と、
少なくとも、前記溝内であって前記金属珪化物上に、分離キャップ材料を堆積する工程と、
前記分離キャップ材料を前記溝内であって前記金属珪化物上にのみ残し、その他の分離キャップ材料を除去する工程と、
前記残った分離キャップ材料に対し選択性としたエッチング処理を行って、前記残った分離キャップ材料からなるトランジスタ分離キャップと、前記金属珪化物と、前記ポリシリコン層の一部と、前記酸化物層の一部からなるトランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース/ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース/ドレイン領域を形成する工程と、
を含むトランジスタ形成方法。 - 請求項8に記載のトランジスタ形成方法において、前記金属層がコバルト又はニッケルからなるトランジスタ形成方法。
- 請求項8に記載のトランジスタ形成方法において、前記溝の底部内にエピタキシャルシリコンを成長させる前記工程の前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程を更に含むトランジスタ形成方法。
- 請求項10に記載のトランジスタ形成方法において、前記残った分離キャップ材料に対し選択性とした前記エッチング処理を行なう期間中に、前記内側溝スペーサを除去する工程を更に含むトランジスタ形成方法。
- 請求項8に記載のトランジスタ形成方法において、
前記金属層上に導電層を堆積して、金属珪化物の粒子の形成を制御する工程と、
前記非反応の金属層を全て除去する際に前記導電層を除去する工程と、
を更に含むトランジスタ形成方法。 - トランジスタを有する半導体メモリ装置を形成する半導体メモリ装置形成方法であって、
上に酸化物層の形成された導電性シリコン基板内に形成された分離領域を有する基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
前記ポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
前記ポリシリコン層の露出部上であって前記溝の底部内に、エピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って、及び、前記エピタキシャルシリコン上に、金属層を堆積する工程と、
半導体アセンブリに1回目のアニーリングを行うことにより、前記金属層を前記エピタキシャルシリコンと反応させて前記溝の内部に金属珪化物を形成する工程と、
非反応の金属層を全て除去する工程と、
2回目のアニーリングを行って、金属珪化物が下側の前記ポリシリコン層の部分に侵入しないようにしながら、金属珪化物の前記形成を継続する工程と、
少なくとも、前記溝内であって前記金属珪化物上に、分離キャップ材料を堆積する工程と、
前記分離キャップ材料を前記溝内であって前記金属珪化物上にのみ残し、その他の分離キャップ材料を除去する工程と、
前記残った分離キャップ材料に対し選択性としたエッチング処理を行って、前記残った分離キャップ材料からなるトランジスタ分離キャップと、前記金属珪化物と、前記ポリシリコン層の一部と、前記酸化物層の一部からなるトランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース/ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース/ドレイン領域を形成する工程と、
を含む半導体メモリ装置形成方法。 - 請求項13に記載の半導体メモリ装置形成方法において、前記金属層がコバルト又はニッケルからなる半導体メモリ装置形成方法。
- 請求項13に記載の半導体メモリ装置形成方法において、前記溝の底部内にエピタキシャルシリコンを成長させる前記工程の前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程を更に含む半導体メモリ装置形成方法。
- 請求項15に記載の半導体メモリ装置形成方法において、前記残った分離キャップ材料に対し選択性とした前記エッチング処理を行なう期間中に、前記内側溝スペーサを除去する工程を更に含む半導体メモリ装置形成方法。
- 請求項13に記載の半導体メモリ装置形成方法において、
前記金属層上に導電層を堆積して、金属珪化物の粒子の形成を制御する工程と、
前記非反応の金属層を全て除去する際に前記導電層を除去する工程と、
を更に含む半導体メモリ装置形成方法。 - トランジスタを有する半導体アセンブリを形成する半導体アセンブリ形成方法であって、
上に酸化物層の形成された導電性シリコン基板内に形成された分離領域を有する基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
前記ポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
前記ポリシリコン層の露出部上であって前記溝の底部内に、エピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って、及び、前記エピタキシャルシリコン上に、金属層を堆積する工程と、
半導体アセンブリに1回目のアニーリングを行うことにより、前記金属層を前記エピタキシャルシリコンと反応させて前記溝の内部に金属珪化物を形成する工程と、
非反応の金属層を全て除去する工程と、
2回目のアニーリングを行って、金属珪化物が下側の前記ポリシリコン層の部分に侵入しないようにしながら、金属珪化物の前記形成を継続する工程と、
少なくとも、前記溝内であって前記金属珪化物上に、分離キャップ材料を堆積する工程と、
前記分離キャップ材料を前記溝内であって前記金属珪化物上にのみ残し、その他の分離キャップ材料を除去する工程と、
前記残った分離キャップ材料に対し選択性としたエッチング処理を行って、前記残った分離キャップ材料からなるトランジスタ分離キャップと、前記金属珪化物と、前記ポリシリコン層の一部と、前記酸化物層の一部からなるトランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース/ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース/ドレイン領域を形成する工程と、
を含む半導体アセンブリ形成方法。 - 請求項18に記載の半導体アセンブリ形成方法において、前記金属層がコバルト又はニッケルからなる半導体アセンブリ形成方法。
- 請求項18に記載の半導体アセンブリ形成方法において、前記溝の底部内にエピタキシャルシリコンを成長させる前記工程の前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程を更に含む半導体アセンブリ形成方法。
- 請求項20に記載の半導体アセンブリ形成方法において、前記残った分離キャップ材料に対し選択性とした前記エッチング処理を行なう期間中に、前記内側溝スペーサを除去する工程を更に含む半導体アセンブリ形成方法。
- 請求項18に記載の半導体アセンブリ形成方法において、
前記金属層上に導電層を堆積して、金属珪化物の粒子の形成を制御する工程と、
前記非反応の金属層を全て除去する際に前記導電層を除去する工程と、
を更に含む半導体アセンブリ形成方法。 - トランジスタを有する半導体システムを形成する半導体システム形成方法であって、
上に酸化物層の形成された導電性シリコン基板内に形成された分離領域を有する基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
前記ポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
前記ポリシリコン層の露出部上であって前記溝の底部内に、エピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って、及び、前記エピタキシャルシリコン上に、金属層を堆積する工程と、
半導体アセンブリに1回目のアニーリングを行うことにより、前記金属層を前記エピタキシャルシリコンと反応させて前記溝の内部に金属珪化物を形成する工程と、
非反応の金属層を全て除去する工程と、
2回目のアニーリングを行って、金属珪化物が下側の前記ポリシリコン層の部分に侵入しないようにしながら、金属珪化物の前記形成を継続する工程と、
少なくとも、前記溝内であって前記金属珪化物上に、分離キャップ材料を堆積する工程と、
前記分離キャップ材料を前記溝内であって前記金属珪化物上にのみ残し、その他の分離キャップ材料を除去する工程と、
前記残った分離キャップ材料に対し選択性としたエッチング処理を行って、前記残った分離キャップ材料からなるトランジスタ分離キャップと、前記金属珪化物と、前記ポリシリコン層の一部と、前記酸化物層の一部からなるトランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース/ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース/ドレイン領域を形成する工程と、
を含む半導体システム形成方法。 - 請求項23に記載の半導体システム形成方法において、前記金属層がコバルト又はニッケルからなる半導体システム形成方法。
- 請求項23に記載の半導体システム形成方法において、前記溝の底部内にエピタキシャルシリコンを成長させる前記工程の前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程を更に含む半導体システム形成方法。
- 請求項25に記載の半導体システム形成方法において、前記残った分離キャップ材料に対し選択性とした前記エッチング処理を行なう期間中に、前記内側溝スペーサを除去する工程を更に含む半導体システム形成方法。
- 請求項23に記載の半導体システム形成方法において、
前記金属層上に導電層を堆積して、金属珪化物の粒子の形成を制御する工程と、
前記非反応の金属層を全て除去する際に前記導電層を除去する工程と、
を更に含む半導体システム形成方法。 - 電界効果トランジスタ用のトランジスタゲートを形成するトランジスタゲート形成方法であって、
上に酸化物層の形成された導電性シリコン基板内に形成された分離領域を有する基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
前記ポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、前記溝分離材料内に溝側壁を形成するとともに下側の前記ポリシリコン層の一部を露出させる工程と、
前記ポリシリコン層の露出部上であって前記溝の底部内に、厚さを400〜500オングストロームとしたエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って、及び、前記エピタキシャルシリコン上に、コバルト層を堆積する工程と、
前記コバルト層上にチタン層を堆積する工程と、
半導体アセンブリに1回目のアニーリングを500〜600℃の温度範囲で30〜60秒間行うことにより、前記コバルト層を前記エピタキシャルシリコンと反応させて前記溝の内部にコバルト珪化物を形成する工程と、
非反応のチタン層及びコバルト層を全て除去する工程と、
800〜900℃の温度範囲で30〜60秒間の急速加熱処理工程を半導体アセンブリに行うことによる2回目のアニーリングを行ってコバルト珪化物の前記形成を促進させ、コバルト珪化物が100〜350オングストロームの厚さとなるが、下側の前記ポリシリコン層の部分に侵入しないようにする工程と、
少なくとも、前記溝内であって前記コバルト珪化物上に、分離キャップ材料を堆積する工程と、
前記分離キャップ材料を前記溝内であって前記コバルト珪化物上にのみ残し、その他の分離キャップ材料を除去するエッチング処理工程と、
前記残った分離キャップ材料に対し選択性としたエッチング処理を行って、前記残った分離キャップ材料からなるトランジスタ分離キャップと、前記コバルト珪化物と、前記ポリシリコン層の一部と、前記酸化物層の一部からなるトランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース/ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
導電性ドーパントを注入して、トランジスタのソース/ドレイン領域を形成する工程と、
を含むトランジスタゲート形成方法。 - 請求項28に記載のトランジスタゲート形成方法において、前記溝の底部内にエピタキシャルシリコンを成長させる前記工程の前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程を更に含むトランジスタゲート形成方法。
- 請求項29に記載のトランジスタゲート形成方法において、前記残った分離キャップ材料に対し選択性とした前記エッチング処理を行なう期間中に、前記内側溝スペーサを除去する工程を更に含むトランジスタゲート形成方法。
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