CN100421226C - 形成具有集成的金属硅化物栅电极的晶体管的方法 - Google Patents

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Abstract

本发明描述了一种形成具有集成的金属硅化物晶体管栅极的晶体管的方法以及一种半导体装置。所述晶体管栅极是通过使所述金属与外延硅反应同时留在沟槽中以形成金属硅化物而部分地制造的。在所述沟槽内和所述金属硅化物上形成晶体管栅极隔离盖层。可以加上一个可选的沟槽间隔物，以减小给定制造工艺的临界尺寸的限制，并且因而形成具有比所述临界尺寸更小的特征尺寸的晶体管。

Description

形成具有集成的金属硅化物栅电极的晶体管的方法
优先权
本申请要求享受于2003年8月15日提交的、系列号为10/641851的美国专利申请的优先权。
技术领域
本发明涉及形成半导体器件的制造工艺。该发明尤其涉及制造用于半导体器件的具有集成的金属硅化物栅电极的晶体管的方法。
背景技术
在半导体器件例如动态随机存取存储器(DRAM)中，晶体管栅极主要由多晶硅和叠加的导体层例如硅化钛或者硅化钨制成。然而，硅化钨和硅化钛属于较大颗粒材料，因此造成硅化物/硅表面的粗糙，这增加了晶体管栅极叠层的阻抗。
最近的半导体制造方法一直在研制引入其它类型的金属硅化物例如硅化钴或者硅化镍，它们与硅化钛或者硅化钨材料相比，是颗粒较小的材料。然而，由于蚀刻较小颗粒尺寸的金属硅化物存在困难，因此可能难于将这些金属硅化物引入到当前的制造工艺中。例如，在现有技术的图1-5中示出了一种工艺。
如图1所示，在硅基板10上形成有用以构建晶体管栅极叠层的多层材料。在形成第一栅极氧化物11之后接着形成多晶硅层12、钛或氮化钛(Ti/TiN)层13，钴层14、硅层15、氮化物层16和最终的图案光致抗蚀剂17。
如图2所示，实施一种蚀刻，通过对氮化物16、硅15图案化以及在钴层14停止，以开始形成晶体管栅极叠层。硅15被迫与钴层14反应，在那里它们彼此接触，形成硅化钴区域30，如图3所示。因为这种反应也会各向同性地产生(在垂直和水平两个方向上)，所以硅化钴区域30扩展到初始栅极叠层图案的范围(由氮化物16所限定)之外。如图4和图5所示，为完成晶体管栅极叠层，需要两个附加的蚀刻，一个湿刻除去栅极叠层外面的钴材料，一个蚀刻对Ti/TiN层13、多晶硅12和栅极氧化物11图案化。然而，硅化钴区域30不会受到当前用于完成晶体管栅极叠层的蚀刻化学试剂的影响，因而增加了栅极叠层的宽度。
因此，上面的方法需要若干蚀刻步骤，其增加了器件特征尺寸的临界尺寸，并且很可能增加晶体管栅极叠层的阻抗，因为该方法需要足够的硅15来保证在反应步骤期间所有的钴转换为硅化钴。这很有可能会导致在栅极叠层中剩余少量的硅，因而增加了任何与这个叠层接触的阻抗。
目前，在半导体制造中，需要一种方法在不增加接触阻抗或者该器件的特征尺寸的情况下形成晶体管栅极的金属硅化物部分，这也允许集成晶体管栅极盖层，该盖层能够用来在半导体器件中形成n沟道和p沟道两种晶体管的栅极，通过下列对本发明的公开，本领域普通技术人员显然能够解决这种需要。
发明内容
本发明的示例性实施方式包括通过在半导体装置例如硅衬底上形成具有集成的金属硅化物晶体管栅极的晶体管而在半导体装置中形成晶体管的方法。该晶体管栅极通过使金属与外延硅反应同时留在沟槽内以形成金属硅化物来部分地制造。优选的金属硅化物是硅化钴或者硅化镍。在该沟槽内并且在该金属硅化物上形成晶体管栅极隔离盖层。可以加入可选的沟槽间隔物，以减小给定制造工艺的临界尺寸限制，并且因而形成具有比临界尺寸更小的特征尺寸的晶体管。
附图说明
图1-5是解释现有技术中用以形成包括硅化钴的晶体管栅极叠层的半导体制造方法的图。
图6是半导体衬底部分的截面图，其示出本发明制造具有金属硅化物栅极和集成的隔离盖层的晶体管的一个方法的例子。
图7是半导体衬底部分的截面图，其示出根据本发明第一实施例的半导体制造的早期阶段，在该阶段对衬底进行处理，在导电性p型硅衬底中形成沟槽隔离区，并且其上形成氧化物层。在该氧化物层上形成多晶硅层，并且在多晶硅层上形成沟槽隔离材料。然后在沟槽隔离材料上形成图案化的光致抗蚀剂。
图8是在图7之后在沟槽隔离材料中蚀刻沟槽，接着在沟槽的底部生长出外延硅的后续截面图。
图9是在图8之后在半导体装置上沉积金属层并且在金属层上沉积导电层的后续截面图。
图10是在图9之后采取退火步骤以使金属层与下面的外延硅反应以形成金属硅化物的后续截面图。
图11是在图10之后除去任何未反应的金属层和导电层以及采取可选的第二退火步骤以使金属硅化物的形成继续进行的后续截面图。
图12是在图11之后为晶体管栅极沉积隔离盖层材料的后续截面图。
图13是在图12之后进行选择性蚀刻以除去隔离盖层材料的侧向部分的后续截面图。
图14是在图13之后对隔离盖层材料进行选择性蚀刻以形成晶体管栅极叠层并在其后进行自对准注入以形成晶体管的轻掺杂的源/漏区的后续截面图。
图15是在图14之后形成晶体管栅极侧壁隔离间隔物和随后注入源/漏区的后续截面图。
图16是图15的俯视平面图，其示出如本发明第一实施例所制造的、具有金属硅化物栅极和叠加有集成的晶体管隔离盖层的完整的晶体管。
图17是根据本发明第二实施例的、在图7之后在沟槽隔离材料中蚀刻沟槽并且在沟槽隔离材料的表面、沿沟槽的内侧壁以及下面的多晶硅层的暴露部分的表面上沉积一层间隔物材料的截面图。
图18是在图17之后进行间隔物蚀刻以在沟槽侧壁上形成内间隔物其后在沟槽的底部生长出外延硅的后续截面图。
图19是在图18之后在半导体装置上沉积金属层并且在金属层上沉积导电层的后续截面图。
图20是在图19之后采取退火步骤以使金属层与下面的外延硅反应以形成金属硅化物的后续截面图。
图21是在图20之后除去任何未反应的金属层和导电层以及采取可选的第二退火步骤以使金属硅化物的形成继续进行的后续截面图。
图22是在图21之后为晶体管栅极沉积隔离盖层材料的后续截面图。
图23是在图22之后进行选择性蚀刻以除去隔离盖层材料的侧向部分的后续截面图。
图24是在图23之后对隔离盖层材料进行选择性蚀刻以形成晶体管栅极叠层并在其后进行自对准注入以形成晶体管的轻掺杂的源/漏区的后续截面图。
图25是在图24之后形成晶体管栅极侧壁隔离间隔物和随后进行源/漏区注入的后续截面图。
图26是图25的俯视平面图，其示出如本发明第二实施例所制造的、具有金属硅化物栅极和叠加有集成的晶体管隔离盖层的完整的晶体管。
图27是包括处理器和可以应用本发明的存储器件的半导体系统的简化框图。
具体实施方式
下列示例性实施方式涉及的是n沟道晶体管的形成。然而，通过本领域普通技术人员众所周知的技术来改变导电性杂质，可以按类似的方式形成p沟道晶体管。尽管本发明的方案对用于半导体存储器件的晶体管结构是有助的，但是该方案这里教导我们，其可以应用到其它的半导体器件，它们同样受益于这里所公开的工艺的应用。因此，本发明涉及用于半导体存储器件的晶体管结构的描述并不意味着其限制本领域普通技术人员可以应用以下所教导的方案。
在下列描述中，术语“晶片”和“衬底”理解为基于半导体的(semiconductor-based)材料，包括硅、绝缘体上硅(SOI)或者蓝宝石上硅(SOS)工艺、掺杂和未掺杂半导体、由基本半导体基底支承的硅的外延层、以及其它半导体结构。此外，当在下列描述中提及“晶片”或者“衬底”时，可以利用先前的工艺步骤在该基本半导体结构或者基底内或者其上形成区或者节。此外，该半导体不必是基于硅的，而是可以基于锗化硅、绝缘体上硅、蓝宝石上硅、锗、或者砷化镓等。
图6是半导体衬底部分的截面图，其示出带有集成的隔离晶体管盖层的、具有金属硅化物栅极的场效应晶体管的示例性实施方式。如图6所示，半导体装置包括其中形成有晶体管隔离区61(也即沟槽隔离氧化物)的p型导电性硅衬底60。晶体管栅极140包括与金属硅化物部分110叠加的晶体管栅极隔离盖层120，它们依次叠加在多晶硅部分141上并且与晶体管栅极氧化物62分开。源/漏区151在晶体管栅极141的相对两侧形成。为完成晶体管栅极，使晶体管栅极隔离间隔物150覆盖晶体管栅极的侧壁。
参照图7-16描述本发明的第一方法实施例。现在参照图7，对衬底60进行处理，使沟槽隔离区61形成到导电性p型硅衬底60中。在隔离区61和衬底60上形成最终成为晶体管栅极氧化物的氧化物层62。接着，在氧化物层62上形成多晶硅层70，并且在多晶硅层70上形成沟槽隔离材料71。沟槽隔离材料既可以是二氧化硅又可以是氮化硅，在本发明该第一例子中选择的是二氧化硅。使光致抗蚀剂72图案化，以提供开口73，该开口允许在下面的沟槽二氧化硅71中蚀刻后面的沟槽。
现在参照图8，在沟槽二氧化硅71中蚀刻沟槽80，直到下面的多晶硅层70暴露出来。接着，使用下面的硅70作为硅源，通过本领域所属技术人员已知的方法，在沟槽80的底部生长大约400-500埃的外延硅81(epi-Si)。从下面的工艺步骤中显而易见，外延硅81的厚度取决于将要形成的金属硅化物所希望的厚度。厚度为大约400-500埃的外延硅81代表本发明一个优选实施例。
现在参照图9，在沟槽二氧化硅71的顶表面上、沿二氧化硅71的侧壁(在沟槽80中)以及在外延硅81的顶表面上以共形方式沉积具有厚度大约为40-100埃的金属层90，例如镍或者优选钴。在本发明的这个例子中，选择钴作为金属层90。在该金属沉积之后，在金属层上以共形方式沉积具有厚度大约为100埃的导电层91例如钛或者氮化钛。金属层90和导电层91是通过本领域所属技术人员已知的方式沉积的。
现在参照图10并且采用钛和钴作为优选的例子，现在，钛层91和钴层90叠加在外延硅81上。为了使得钴最先与epi-Si反应，使半导体装置经受大约500-600℃的温度范围内的、大约30到60秒的退火步骤(优选为高速热处理(RTP))，以形成硅化钴100(CoSix，其中x在1-2中变化)。在该工艺的此时，一部分的外延硅81仍然保留。可选的钛层91通过防止下面的钴结块(结块是它的固有倾向)帮助控制最终的CoSi2颗粒尺寸和取向。从钛帮助控制CoSi2颗粒取向和尺寸这个意义上看，钛实质上构成“引导”层。因而，基于钛的层(也即钛或者氮化钛)的存在是优选的，尽管钛层91是可选的，并且即使使用的话，其在后面的工艺中也要剥离掉。
现在参照图11，一旦前面的退火步骤完成，通过氨水过氧化物混合物(APM)或者盐酸过氧化物混合物(HPM)，将未反应部分的钴90和钛91从半导体表面剥离，因而仅仅留下CoSix 110和外延硅81在沟槽中。
然后可以使该半导体装置经受大约800-900℃的、大约30到60秒的可选的第二退火步骤，优选为RTP步骤，以保证与外延硅81接触的CoSix 100的确与下面的外延硅反应，从而形成具有厚度大约为100-350埃的整体CoSi2层110。对于具有厚度大于CoSi2层110所希望的厚度的epi-Si层81(这是本发明中的情形)，钴层90的厚度决定CoSi2层110的总厚度。所希望的是，在形成CoSi2层110之后，一部分外延硅81保留在沟槽73的底部以及在多晶硅层70的初始表面的上方，以保证没有金属硅化物侵入下面的多晶硅70。
如果允许CoSi2侵入下面的多晶硅层70，那么如在现有技术中所讨论的，该CoSi2也将各项同性地形成(在垂直和水平两个方向)，并且栅极叠层的宽度将生长到沟槽80的宽度之外，因而导致栅极叠层的特征尺寸大于给定工艺的临界尺寸的限制。这种情形导致临界尺寸控制受到损失；因为不能利用典型的栅极叠层蚀刻化学试剂来蚀刻CoSi2。
现在参照图12，沉积隔离盖层材料120例如氮化硅或者二氧化硅以完全地填充沟槽80的剩余区域。所沉积的这类隔离材料取决于用于形成沟槽的隔离材料的类型。在本例中，使用的沟槽隔离材料是二氧化硅，因而选择用以填充该沟槽的隔离材料120是氮化硅，其理由在下面的步骤中显而易见。
现在参照图13，在沟槽隔离材料71(二氧化硅)的表面上或者下方对隔离盖层材料120(氮化硅)进行深蚀刻，以除去其侧向部分。这种蚀刻对二氧化硅材料71是选择性的，也即该蚀刻在其一旦达到二氧化硅材料71时即停止。例如，可以采用化学-机械平坦化蚀刻，其会在二氧化硅材料71上停止。
现在参照图14，对隔离盖层材料120进行选择性的蚀刻，除去隔离沟槽材料71、在隔离沟槽材料71下面的那部分多晶硅层70和栅极氧化物层，以形成晶体管栅极叠层140。晶体管叠层材料可以仅仅利用干蚀刻或者结合湿蚀刻来进行蚀刻，以除去沟槽材料，接着通过干蚀刻除去多晶硅和栅极氧化物。晶体管栅极叠层140包括栅极盖层120、CoSi2部分110、外延硅部分81和多晶硅部分70(它们组合一起形成硅部分141)和栅极氧化物部分62。在形成栅极叠层140之后，实施N型注入，以形成轻掺杂自对准源/漏区142。
现在参照图15，在栅极叠层140的侧壁形成晶体管栅极间隔物150。接着，实施N型注入，以形成源/漏区151。然后，以本领域所属技术人员已知的合适的制造工艺完成该半导体装置。
图16绘出图15中的完整的晶体管结构的俯视图，其示出晶体管栅极叠层140、晶体管栅极间隔物150、源漏区151和晶体管沟槽隔离区61。
参照图7和17-26描述本发明第二方法实施例。现在参照图7，对衬底60处理，使得在导电性p型硅衬底60中形成沟槽隔离区61。在隔离区61和衬底60上形成氧化物层62，其最终将成为晶体管栅极氧化物。接着，在氧化物层62上形成多晶硅层70，并且在多晶硅层70上形成沟槽隔离材料71。沟槽隔离材料既可以是二氧化硅，又可以是氮化硅，在本发明的该第二例子中选择的是氮化硅。使光致抗蚀剂72图案化，以提供开口73，该开口将允许在下面的沟槽氮化硅71中蚀刻一个随后形成的沟槽。
现在参照图17，在沟槽氮化硅71中蚀刻沟槽170，直到下面的多晶硅层70暴露出来为止。接着，在沟槽隔离材料71上、沿着沟槽隔离材料71的暴露侧壁(留在沟槽170的内部)以及在多晶硅层70的暴露部分上形成一层共形的隔离材料171。优选的是，隔离材料171是与沟槽隔离材料71同一类型的介电材料，以使在选择性蚀刻该沟槽隔离材料71时能够除去隔离材料171。在这个例子中，由于所选择的沟槽隔离材料是氮化硅，因此也把氮化硅用作隔离材料171。
现在参照图18，进行间隔物蚀刻，以形成沿沟槽170的侧壁的氮化硅沟槽间隔物171。接着，利用下面的多晶硅70作为源，通过本领域所属技术人员已知的方法，在沟槽170的底部生长厚度大约为400-500埃的外延硅180(epi-Si)。从该工艺的后面阶段显而易见，内侧的氮化物间隔物171的存在将允许制造出具有比能够通过给定工艺的临界尺寸限制而获得的更小的特征的晶体管，并且为随后形成的金属硅化物提供保护。
现在参照图19，在沟槽氮化硅171的顶表面上、沿氮化硅171的侧壁以及在外延硅180的顶表面上以共形方式沉积具有大约40-100埃的厚度的金属层190例如镍或者优选钴。在本发明的这个例子中，选择钴作为金属层190。跟随该金属沉积之后，在金属层190上以共形方式沉积具有厚度大约100埃的可选的导电层191例如钛或者氮化钛。金属层190和导电层191是通过本领域所属技术人员已知的方法沉积的。
现在参照图20并且采用钛和钴作为优选例子，现在，钛层191和钴层190叠加在外延硅180上。为了使得该钴开始与外延硅反应，使该半导体装置经过大约500-600℃的温度范围内的、大约30到60秒的退火步骤(优选是高速热处理(RTP)步骤)，以形成硅化钴(CoSix其中x在1-2中变化)。在该工艺的此时，一部分外延硅180仍然保留在沟槽170的底部。钛层191通过防止下面的钴结块(结块是它的固有倾向)帮助控制最终的CoSi2颗粒尺寸和取向。从钛帮助控制CoSi2颗粒取向和尺寸这个意义上看，钛实质上构成“引导”层。因而，基于钛的层(也即钛或者氮化钛)的存在是优选的，尽管钛层91是可选的，即使使用的话，其在后面的工艺中也要剥离掉。
现在参照图21，一旦前面的退火步骤完成，通过氨水过氧化物混合物(APM)或者盐酸过氧化物混合物(HPM)，将未反应部分的钴90和钛91从半导体表面剥离，因而仅仅留下CoSix200和外延硅180在沟槽中。
然后使该半导体装置经受大约800-900℃、大约30到60秒的可选的第二退火步骤，优选为RTP步骤，以保证与外延硅180接触的CoSix200的确与下面的外延硅反应，从而形成具有厚度大约为100-350埃的CoSi2层210。对于具有厚度大于CoSi2层210所希望的厚度的外延硅层180(这是本发明中的情形)，钴层190的厚度决定CoSi2层210的总厚度。所希望的是，在形成CoSi2层210之后，一部分外延硅180保留在沟槽170的底部，并且在多晶硅层70的初始表面的上方，以保证没有CoSi2侵入下面的多晶硅70。
如在本发明第一实施例中所提及的，如果允许CoSi2侵入下面的多晶硅层70，那么如在现有技术中所讨论的，该CoSi2也将各项同性地形成(在垂直和水平两个方向)，并且栅极叠层的宽度将生长到沟槽170的宽度之外，这使得栅极叠层的特征尺寸大于给定工艺的临界尺寸的限制。这种情形导致临界尺寸控制受到损失，因为不能利用典型的栅极叠层蚀刻化学试剂来蚀刻CoSi2。
现在参照图22，沉积隔离盖层材料220例如氮化硅或者二氧化硅，以完全填充沟槽170的剩余区域。所沉积的这类隔离材料取决于用于形成沟槽的隔离材料的类型。在本例中，使用的沟槽隔离材料是氮化硅，因而选择用以填充该沟槽的隔离材料220是二氧化硅，其理由在下面的步骤中显而易见。
现在参照图23，在沟槽隔离材料71(氮化硅)的表面上或者下方对隔离盖层材料220(二氧化硅)进行深蚀刻，以除去其侧向部分。这种蚀刻对氮化硅材料71是选择性的，也即该蚀刻在其一旦达到氮化硅材料71时即停止。例如，可以采用化学-机械平坦化蚀刻，其会在氮化硅材料71上停止。
现在参照图24，对隔离盖层材料220进行选择性的蚀刻，除去隔离沟槽材料71、在隔离沟槽材料71下面的那部分多晶硅层70和栅极氧化物层，以形成晶体管栅极叠层240。晶体管叠层材料可以仅仅利用干蚀刻或者结合湿蚀刻来进行蚀刻，以除去沟槽材料，以及通过干蚀刻除去多晶硅和栅极氧化物。晶体管栅极叠层240包括栅极盖层220、CoSi2部分210、外延硅部分180和多晶硅部分70(它们组合一起形成硅部分241)和栅极氧化物部分70。沟槽间隔物171的存在以及随后的去除会使晶体管栅极叠层的特征尺寸减小沟槽间隔物171的厚度。使用沟槽间隔物来制造晶体管栅极叠层将有效地实现更大的制造灵活性。在形成栅极叠层240之后，实施N型注入，以形成轻掺杂自对准源/漏区242。
现在参照图25，在栅极叠层240的侧壁形成晶体管栅极间隔物250。接着，实施N型注入，以形成源/漏区251。然后，以本领域所属技术人员已知的合适的制造工艺完成该半导体装置。
图26绘出图25中的完整的晶体管结构的俯视图，其具有晶体管栅极叠层240、晶体管栅极间隔物250、源漏区251和晶体管沟槽隔离区61。
这些示例性实施例是参照形成用于半导体装置例如存储器件的晶体管结构而讨论的。然而，本领域所属技术人员可以应用这些示例性实施例中所教导的方案形成用于所有半导体应用中的晶体管结构。例如，可将本发明应用到半导体系统例如图27所绘出的系统中，其一般性的操作情况对本领域所属技术人员是已知的。
图27表示一个半导体系统的一般框图，其包括处理器270和存储器271，示出了以存储集成电路例如行地址缓冲区273和列存储缓冲区274、行解码器275和列解码器276、读出放大器277，存储阵列278和数据输入/输出279等基本部分，它们通过来自处理器的控制/定时信号通过控制272所操控。
可以理解，尽管本发明是参照两个示例性实施例描述的，但是对这里所公开的结构和工艺，可以在不脱离如所附若干权利要求的描述的发明的前体下，构造对本领域所属技术人员来说已知的各种变例。

Claims (22)

1. 一种形成半导体装置中的晶体管的方法，包括：
提供硅衬底材料，在所述硅衬底材料上有晶体管栅极氧化物层和硅层；
在叠加在所述硅层上的隔离材料中形成沟槽；
形成于所述沟槽内的硅和金属；
使所述金属与所述硅反应，以在所述沟槽的边界内形成金属硅化物，同时防止在位于所述沟槽的所述边界外的所述硅层中形成金属硅化物；
在所述金属硅化物上形成晶体管隔离盖层；
去除所述隔离材料以及下面的硅层和晶体管栅极氧化物的区域，以形成包括所述晶体管隔离盖层、所述金属硅化物、所述硅层和所述晶体管栅极氧化物的一部分的晶体管栅极叠层；以及
在所述硅衬底材料和在所述晶体管栅极叠层的相对两侧上形成所述晶体管的源/漏区。
2. 如权利要求1所述的方法，其中形成金属硅化物还包括：
在与所述硅层接触的所述沟槽的底部形成外延硅材料；
在所述沟槽中并且在所述外延硅材料上形成金属层；
直接在金属层上形成钛或钛的化合物层；以及
将所述半导体装置退火，以使所述金属层和所述硅材料反应并且形成所述金属硅化物。
3. 如权利要求1所述的方法，还包括：
在所述沟槽内形成所述金属硅化物之前，在由所述沟槽形成的所述隔离材料的侧壁上形成内沟槽间隔物。
4. 如权利要求1所述的方法，其中所述金属层包括钴或者镍。
5. 如权利要求2所述的方法，其中所述钛或钛的化合物层包括钛或者氮化钛。
6. 如权利要求1所述的方法，其中所述金属硅化物包括CoSix，其中x在1-2中改变。
7. 如权利要求1所述的方法，其中所述金属硅化物包括硅化钴或者硅化镍。
8. 一种形成半导体装置中的晶体管的方法，包括：
提供在导电性硅衬底中形成有隔离区的衬底，所述衬底上形成有氧化物层；
在所述氧化物层上形成多晶硅层；
在所述多晶硅层上形成沟槽隔离材料；
在所述沟槽隔离材料上形成其中具有开口的图案化的光致抗蚀剂；
通过所述开口在所述沟槽隔离材料中蚀刻出沟槽，并且暴露出下面的多晶硅层的一部分；
在所述下面的多晶硅层的所述暴露部分上在所述沟槽的底部生长出外延硅；
沿所述沟槽的侧壁以及在所述外延硅上沉积金属层；
对所述半导体装置实施第一退火，以使所述金属层与所述外延硅反应，从而形成金属硅化物；
除去任何未反应的金属层；
实施第二退火步骤，以使金属硅化物的形成继续进行；
在所述沟槽中以及在所述金属硅化物上沉积隔离盖层材料；
除去所述隔离盖层材料的侧向部分；
选择性地蚀刻所述隔离盖层材料，以形成包括晶体管隔离盖层、所述金属硅化物、所述硅层和所述晶体管栅极氧化物的一部分的晶体管栅极叠层；
将导电性杂质注入所述导电性硅衬底中，以形成所述晶体管的自对准轻掺杂源/漏区；
形成晶体管栅极侧壁隔离间隔物；以及
将导电性杂质注入所述导电性硅衬底中，以形成所述晶体管的源/漏区。
9. 如权利要求8所述的方法，其中所述金属层包括钴或者镍。
10. 如权利要求8所述的方法，还包括：
在将外延硅生长到所述沟槽的底部之前，在由所述沟槽形成的所述沟槽隔离材料的侧壁上形成内沟槽间隔物。
11. 如权利要求10所述的方法，还包括：
在除去所述隔离盖层材料期间除去所述内沟槽间隔物。
12. 如权利要求8所述的方法，还包括：
在所述金属层上沉积导电层，以控制金属硅化物颗粒的形成；以及
在除去任何未反应的金属硅化物期间除去所述导电层。
13. 一种形成具有晶体管的半导体存储器件的方法，包括：
提供在导电性硅衬底中形成有隔离区的衬底，所述衬底上形成有氧化物层；
在所述氧化物层上形成多晶硅层；
在所述多晶硅层上形成沟槽隔离材料；
在所述沟槽隔离材料上形成其中具有开口的图案化的光致抗蚀剂；
通过所述开口在所述沟槽隔离材料中蚀刻出沟槽，并且暴露出下面的多晶硅层的一部分；
在所述下面的多晶硅层的所述暴露部分上在所述沟槽的底部生长出外延硅；
沿所述沟槽的侧壁以及在所述外延硅上沉积金属层；
对所述半导体装置实施第一退火，以使所述金属层与所述外延硅反应，从而形成金属硅化物；
除去任何未反应的金属层；
实施第二退火步骤，以使金属硅化物的形成继续进行；
在所述沟槽中以及在所述金属硅化物上沉积隔离盖层材料；
除去所述隔离盖层材料的侧向部分；
选择性地蚀刻所述隔离盖层材料，以形成包括晶体管隔离盖层、所述金属硅化物、所述硅层和所述晶体管栅极氧化物的一部分的晶体管栅极叠层；
将导电性杂质注入所述导电性硅衬底中，以形成所述晶体管的自对准轻掺杂源/漏区；
形成晶体管栅极侧壁隔离间隔物；以及
将导电性杂质注入所述导电性硅衬底中，以形成所述晶体管的源/漏区。
14. 如权利要求13所述的方法，其中所述金属层包括钴或者镍。
15. 如权利要求13所述的方法，还包括：
在将外延硅生长到所述沟槽的底部之前，在由所述沟槽形成的所述沟槽隔离材料的侧壁上形成内沟槽间隔物。
16. 如权利要求15所述的方法，还包括：
在除去所述隔离盖层材料期间除去所述内沟槽间隔物。
17. 如权利要求13所述的方法，还包括：
在所述金属层上沉积导电层，以控制金属硅化物颗粒的形成；以及
在除去任何未反应的金属硅化物期间除去所述导电层。
18. 一种使用权利要求13中的方法形成半导体组件的方法。
19. 一种使用权利要求13中的方法形成半导体系统的方法。
20. 一种形成用于场效应晶体管的晶体管栅极的方法，包括：
提供在导电性硅衬底中形成有隔离区的衬底，所述衬底上形成有氧化物层；
在所述氧化物层上形成多晶硅层；
在所述多晶硅层上形成沟槽隔离材料；
在所述沟槽隔离材料上形成其中具有开口的图案化的光致抗蚀剂；
通过所述开口在所述沟槽隔离材料中蚀刻出沟槽，并且暴露出下面的多晶硅层的一部分；
在所述下面的多晶硅层的所述暴露部分上、在所述沟槽的底部生长出厚度为400-500埃的外延硅；
沿所述沟槽的侧壁以及在所述外延硅上沉积钴层；
在所述钴层上沉积钛层；
对所述半导体装置实施500-600℃温度范围内的、30到60秒的第一退火，以使所述钴层与所述外延硅反应，从而形成硅化钴；
除去任何未反应的钛层和钴层；
通过使所述半导体装置经受800-900℃温度范围内、30到60秒的快速热处理步骤，实施第二退火步骤，以进一步形成硅化钴，使得所述硅化钴厚度为100-350埃，但是不会侵入到下面的多晶硅层部分内；
在所述沟槽中以及在所述硅化钴上沉积隔离盖层材料；
选择性地蚀刻，以除去所述隔离盖层材料的侧向部分；
选择性地蚀刻所述隔离盖层材料，以形成包括晶体管隔离盖层、所述硅化钴、所述多晶硅和所述晶体管栅极氧化物的一部分的晶体管栅极叠层；
注入导电性杂质，以形成所述晶体管的自对准轻掺杂源/漏区；
形成晶体管栅极侧壁隔离间隔物；以及
注入导电性杂质，以形成所述晶体管的源/漏区。
21. 如权利要求20所述的方法，还包括：
在将外延硅生长到所述沟槽的底部之前，在由所述沟槽形成的所述沟槽隔离材料的侧壁上形成内沟槽间隔物。
22. 如权利要求21所述的方法，还包括：
在除去所述隔离盖层材料期间除去所述内沟槽间隔物。
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