JP2006114686A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】基板表面側でトランジスタとストレージノード電極との接続を低抵抗で実現する。
【解決手段】トレンチ３を形成し、トレンチの内壁にカラー酸化膜４を形成し、不純物が導入されている半導体材料を、前記カラー酸化膜４が形成されているトレンチ内に埋め込んでストレージノード電極５を形成する。ストレージノード電極５に隣接した基板領域に、ソース・ドレイン領域１１を有するトランジスタＴＲを形成する。ソース・ドレイン領域１１とストレージノード電極５とがカラー酸化膜４を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングする。このエッチングによりカラー酸化膜４が基板深部側に後退した部分４Ａが形成され、そこに非晶質シリコンなどの半導体材料を埋め込んで半導体接続層１５Ａを形成する。半導体接続層１５Ａおよび周囲の半導体部に半導体と金属の合金層１９を形成し、当該合金層１９によりソース・ドレイン領域１１とストレージノード電極５とを電気的に接続する。
【選択図】図１

Description

本発明は、半導体基板に形成されている同じ導電型の導電体（導電領域とトレンチ埋め込み導電層）を、不純物拡散を防止しながら電気的に接続する構造を有する半導体装置とその製造方法とに関するものである。

不純物拡散を防止しながら電気的に接続させるべき導電体を有する半導体装置としては、たとえばトレンチにキャパシタを形成させているセル構造のＤＲＡＭを挙げることができる。
ＤＲＡＭセルは、１つのセルトランジスタと１つのキャパシタとから構成され、如何にして記憶容量を維持または向上しながらセル面積を縮小するかが重要な課題となっている。

キャパシタは、半導体基板にアスペクト比が大きな溝（ディープトレンチ）を形成し、そのトレンチの内壁にキャパシタ誘電体膜を形成し、トレンチ周囲の導電領域を一方電極とし、トレンチ内壁の絶縁膜内空間に埋め込まれた多結晶シリコンを他方電極として用いる構造（トレンチキャパシタ構造）が現在の主流となっている。
トレンチキャパシタ構造では、多結晶シリコンとセルトランジスタのソース・ドレイン領域との接続を、エリアペナルティを被ることなく自己整合的に、しかも確実に行う必要があり、そのための構造として、いわゆる埋め込みストラップ(Buried Strap)構造が知られている（たとえば、特許文献１参照）。

特許文献１に記載されている埋め込みストラップ構造のセル断面を、図１５に示す。
図１５に示す構造において、単結晶シリコン基板１００に、ゲート絶縁膜１０１、ゲート電極１０２、Ｎ型不純物領域からなる２つのソース・ドレイン領域１０３と１０４によりセルトランジスタＴＲが形成されている。セルトランジスタＴＲの一方のソース・ドレイン領域１０３に隣接した位置にトレンチ１０５が形成され、記憶データの蓄積ノードとなるキャパシタ電極（以下、ストレージノード電極という）を構成する多結晶シリコン層として、下層から順に、第１の層１０６、第２の層１０７および第３の層１０８がトレンチ１０５内に埋め込まれている。このうち第３の層１０８は埋め込みストラップ(buried strap)と称され、ストレージノード電極をソース・ドレイン領域１０３と電気的に接続するためのトレンチ埋め込み導電層である。

第１の層１０６が埋め込まれたトレンチ内壁にキャパシタ誘電体膜１０９が形成され、第２の層１０７が埋め込まれたトレンチ内壁に、いわゆるカラー(collar)酸化膜と称される厚い絶縁膜１１０が形成され、埋め込みストラップ（第３の層）１０８とソース・ドレイン領域との間、および、埋め込みストラップ１０８と第２の層１０７との間に、本例ではＳｉＣからなる層１１１が形成されている。また、キャパシタ誘電体膜１０９が形成されているトレンチ部分の周囲に、Ｎ型の導電型を有するプレート電極層１１２が形成されている。なお、埋め込みストラップ１０８と第２の層１０７との間に形成されているＳｉＣ層１１１は必須ではないが、埋め込みストラップ（第３の層）１０８とソース・ドレイン領域との間にＳｉＣ層１１１を形成する工程で必然的に形成される層とされている。
このようにして形成されているキャパシタＣＡＰを、他の図示しないセルのキャパシタと素子分離するために浅いトレンチ１１３内に絶縁物を埋め込むことによって、ＳＴＩ(Shallow Trench Isolation)１１４が形成されている。

このＤＲＡＭセルにおいて、埋め込みストラップ（第３の層）１０８とソース・ドレイン領域との間にＳｉＣ層１１１を形成する理由は、結晶シリコンに多結晶シリコンが直接接触している状態で１０００℃を越える高温熱処理がかかると、多結晶シリコンに結晶化が進み、内部応力によって結晶欠陥が生じることを防止するためである。このシリコンの異常成長により結晶欠陥が生じると、セルトランジスタＴＲのリーク電流が増えて、ＤＲＡＭセルのデータ保持特性が低下する。この特性低下を防止しながら、ソース・ドレイン領域１０３とストレージノード電極との電気的接続を確保するために、ＳｉＣ層１１１が設けられている。
また、この電気的接続を行うための埋め込みストラップ１０８は、マスクを用いたリソグラフィ工程を使わずに自己整合的に形成できるという利点がある。さらに、埋め込みストラップ１０８の形成による面積増加が無いという利点もある。
特開２０００−１６４８２４号公報

ところが、特許文献１に記載されている埋め込みストラップ構造を有するＤＲＡＭセルは、ソース・ドレイン領域１０３とストレージノード電極との電気的接続をＳｉＣ層（または、極薄いＳｉＯ_２膜あるいはＳｉＮ膜）などのような特殊な材料の膜を介して行っていることから、この膜の形成により製造工程が複雑である。
また、ストレージノード電極が複数の層、ここでは３層の多結晶シリコンから構成され、その埋め込み工程、一部除去工程を繰り返す手順も、製造工程を複雑にしている要因である。

一方、よく知られているように、ストレージノード電極に導入されているＮ型の不純物、たとえばＡｓは熱拡散しやすいことから、この不純物が、その後の熱履歴によってソース・ドレイン領域１０３に拡散することを有効に防止する必要がある。そのため、電気的接続のための層、ここではＳｉＣ層１１１の厚さに制限があり、この層を余り薄くできない。つまり、ソース・ドレイン領域１０３と埋め込みストラップ１０８との間に介在する薄い層（ここではＳｉＣ層１１１）について、シリコン結晶の異常成長の防止およびＡｓ拡散防止のために、これをある程度厚くする必要があり、ソース・ドレイン領域１０３と埋め込みストラップ１０８との接続抵抗の低減が十分図れない。
とくに、近年のトランジスタサイズの微細化により、ソース・ドレイン領域のチャネル方向のサイズが小さくなることに伴って、Ａｓ拡散がセルトランジスタＴＲのしきい値電圧やオン電流を変動させる危険性が増大しており、Ａｓ拡散のトランジスタ特性に及ぼす影響が無視できなくなってきている。

また、この電気的接続のための膜と材質および厚さが同じＳｉＣ層１１１が、埋め込みストラップ１０８と第２の層１０７との間に存在することから、その分、ストレージノード電極の内部抵抗値が高くなる。また、このようなＳｉＣ層１１１を介在させず、複数の多結晶シリコンを直接接続させる場合に、界面洗浄に十分な注意を払っても、その界面の接続抵抗が多少なりとも大きくなることは避けられない。

これらの問題を回避するために、ソース・ドレイン領域１０３とストレージノード電極の電気的接続を、基板表面に設けた半導体合金層で実現することを既に提案している（特願２００４−０６１２６８号）。
この先に出願したＤＲＡＭセル構造では、図１５に示すＳｉＣ層１１１に代えて、キャパシタ誘電体膜と同時に形成される薄い絶縁膜をソース・ドレイン領域とストレージノード電極との間に介在させ、これによりシリコン結晶の異常成長を防止している。また、サリサイドの形成時に、セルトランジスタＴＲのゲート電極の側面にサイドウォールスペーサ層となる絶縁膜を堆積し、この絶縁膜を全面エッチバックし、ゲート電極上面とキャパシタ側のシリコン表面を露出させ、その露出面をリサイド化する。

ところが、このＤＲＡＭセル構造では、上述した結晶の異常成長および不純物の不必要な拡散防止の対策として、セルトランジスタＴＲのソース・ドレイン領域とストレージノード電極との界面に上述した薄い絶縁膜が存在するため、この部分でシリサイド化されない領域ができ、その結果、期待される程の低抵抗化が実現できない。とくに次世代の混載ＤＲＡＭにおいて、ＤＲＡＭ部に対しアクセス動作の高速化の要求があり、そのためにはセルトランジスタの直列抵抗をできるだけ下げる必要がある。

本発明が解決しようとする課題は、先に提案した基板表面側でトランジスタとトレンチ埋め込み導電層（たとえばＤＲＡＭセルのストレージノード電極）との接続を実現する半導体装置を改良し、当該接続をより低抵抗で実現することである。

本発明に係る半導体装置の製造方法は、トランジスタのソース・ドレイン領域と導電性トレンチとが近接し、かつ電気的に接続されている半導体装置の製造方法であって、半導体基板にトレンチを形成し、トレンチの内壁に絶縁膜を形成し、不純物が導入されている半導体材料を、前記絶縁膜が形成されているトレンチ内に埋め込んでトレンチ埋め込み導電層を形成する導電性トレンチの形成ステップと、前記導電性トレンチに隣接した基板領域に、前記ソース・ドレイン領域を有するトランジスタを形成するステップと、前記ソース・ドレイン領域と前記トレンチ埋め込み導電層とが前記絶縁膜を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングし、当該エッチングにより前記絶縁膜が基板深部側に後退した部分に半導体材料を埋め込んで半導体接続層を形成するステップと、前記半導体接続層および当該半導体接続層に接する半導体部に半導体金属層を形成し、当該半導体合金層により前記ソース・ドレイン領域と前記トレンチ埋め込み導電層とを電気的に接続するステップと、を含む。
好ましくは、前記半導体接続層をノンドープの多結晶シリコンまたはノンドープの非晶質シリコンから形成する。

本発明では、好適に、前記半導体接続層と、当該半導体接続層の両側に接する前記ソース・ドレイン領域および前記トレンチ埋め込み導電層とに、当該ソース・ドレイン領域およびトレンチ埋め込み導電層と同じ導電型の不純物を追加導入し、不純物が導入された半導体接続層ならびにソース・ドレイン領域およびトレンチ埋め込み導電層に前記半導体合金層を形成する。
あるいは好適に、前記絶縁膜が後退した部分を含むエッチング箇所に半導体材料を埋め込んで前記半導体接続層を形成し、形成した半導体接続層と、当該半導体接続層に接する前記ソース・ドレイン領域および前記トレンチ埋め込み導電層とに、既に導入してある不純物と同じ導電型の不純物を追加導入し、不純物が導入された半導体接続層およびソース・ドレイン領域に前記半導体合金層を形成する。

また本発明では、好適に、絶縁性の素子分離絶縁層を、前記トランジスタが形成されるソース・ドレイン領域と反対側に導電性トレンチと隣接して形成するステップをさらに含み、前記半導体接続層を形成するステップでは、前記絶縁膜および半導体材料に対してエッチングレートエッチングレートが小さいマスク層を形成して、マスク層の開口部によりエッチング箇所を規定し、当該エッチング箇所に前記半導体接続層となる半導体材料を埋め込んでエッチバックし、前記素子分離絶縁層の露出表面に半導体接続層と同じ半導体材料の保護層を形成する。

このような半導体装置の製造方法において、トランジスタのソース・ドレイン領域と、トレンチ埋め込み導電層とは同じ導電型を有し、電気的に良好に接続すべき導電体である。一方、ソース・ドレイン領域は半導体基板に形成されていることから単結晶半導体であり、トレンチ埋め込み導電層は、形成のし易さから多結晶または非晶質の半導体であることが多い。
このような結晶構造が異なる半導体同士が接触した状態を考えると、高温の熱処理で単結晶シリコン側から結晶化がトレンチ埋め込み導電層内部に進み、その結晶化の過程で内部応力が発生し、その結果、結晶欠陥が生じることがある。また、製造プロセスの熱履歴により、拡散係数が大きな一方の不純物が他方の不純物に拡散し、トランジスタの不純物濃度プロファイルを変化させることがある。

本発明に係る半導体装置の製造方法によれば、結晶構造および不純物濃度プロファイルを大きく変化させるような高温の熱処理が必要なトランジスタの形成ステップまでは、ソース・ドレイン不純物領域が形成される基板領域とトレンチ埋め込み導電層とが絶縁膜により隔離されている。
トランジスタの形成ステップ後に、当該絶縁膜の基板表面側部分をエッチングし、そのエッチング箇所を半導体材料で埋め込むことによって、当該絶縁膜の一部を半導体材料からなる半導体接続層に置き換える。半導体接続層の形成により、トランジスタと導電性トレンチの基板表面側の境界から絶縁材料が存在しなくなる。そして、半導体材料のみからなる境界部分を中心に半導体合金層を形成する。

本発明に係る半導体装置は、半導体基板の表面部に不純物を導入することにより形成されているソース・ドレイン領域と、前記ソース・ドレイン領域に隣接し、前記半導体基板の基板表面部から基板深部にかけて形成されているトレンチと、前記トレンチの内壁に形成されている絶縁膜と、前記ソース・ドレイン領域に接する前記絶縁膜の基板表面側の一部を半導体材料により置き換えることにより形成されている半導体接続層と、前記トレンチに埋め込まれて不純物が導入されている半導体材料からなるトレンチ埋め込み導電層と、前記ソース・ドレイン領域、前記半導体接続層および前記トレンチ埋め込み導電層の３つの半導体部に亘って形成され、前記ソース・ドレイン領域と前記トレンチ埋め込み導電層とを電気的に接続している半導体合金層と、を有する。

本発明に係る半導体装置およびその製造方法によれば、高温の熱処理が必要なトランジスタの形成ステップまでは、ソース・ドレイン不純物領域が形成される基板領域とトレンチ埋め込み導電層とが絶縁膜により隔離されていることから、トランジスタのリーク特性を低下させる（リークを増大させる）結晶欠陥や不純物濃度プロファイルの変化が生じない。
また、半導体合金層を形成する部分に絶縁材料が存在しないことから、形成された合金層の抵抗が小さく、トランジスタと導電性トレンチとが電気的に良好な状態で接続できる。
以上の結果、本発明によって、リークが生じないあるいは十分に抑制され、かつ導電性トレンチとの接続抵抗が小さい優れた半導体装置の実現が可能となる。

［第１の実施の形態］
図１は、本実施の形態に係るＤＲＡＭの断面図である。
図１に示すＤＲＡＭセル１は、一方電極がプレート線に接続され、他方電極が記憶データのストレージノード電極として機能するキャパシタＣＡＰと、当該ストレージノード電極とビット線との接続を制御するセルトランジスタＴＲとを有する。本例のＤＲＡＭセルは、ストレージノード電極とセルトランジスタＴＲとの良好な接続を、不純物拡散を防止しながら達成する構造に特徴を有する。以下、このＤＲＡＭセル１の構造を、図面を参照しつつ説明する。

半導体と金属の合金層（以下、半導体合金層という）１９が表面に形成されているゲート電極９が、ゲート絶縁膜８を介して単結晶シリコンからなる半導体基板２のＰウェル７に形成されている。このゲート電極９とＮ型不純物領域からなる２つのソース・ドレイン領域１１（および１８）によりセルトランジスタＴＲが形成されている。これら２つのソース・ドレイン領域１１（および１８）の上にも半導体合金層１９が形成されている。一方のソース・ドレイン領域１１（および１８）は、層間絶縁膜２０に埋め込まれているビットコンタクトプラグ２１によって上層のビット線２２に接続されている。また、もう一方のソース・ドレイン領域１１（および１８）に隣接した位置に深いトレンチ３が形成され、たとえば多結晶シリコンからなるストレージノード電極５がトレンチ３内に埋め込まれている。このソース・ドレイン領域１１（および１８）に形成されている半導体合金層１９は、ストレージノード電極５の一部にも延びて形成され、ソース・ドレイン領域１１（および１８）とストレージノード電極５とを接続している。

トレンチ３の内壁に、比較的厚いカラー酸化膜４が形成されている。セルトランジスタ側のカラー酸化膜４の上部に、ほぼ同じ厚さの半導体接続層１５Ａが形成されている。半導体接続層１５Ａは、多結晶シリコンまたは非晶質シリコンなどの半導体材料からなり、その上部が合金化のために用いられている。したがって、半導体接続層１５Ａの半導体合金層は、その両側の半導体部の半導体合金層と一体に形成され、内部抵抗が小さくなっている。

また、とくに図示していないが、カラー酸化膜４より下方のトレンチ部分の内壁にキャパシタ誘電体膜が形成され、その周囲に、Ｎ型の導電型を有するプレート電極層が形成されている。このようにして形成されているキャパシタＣＡＰを、他の図示しないセルのキャパシタと素子分離するためにＳＴＩ(Shallow Trench Isolation)からなる素子分離絶縁層６が形成さている。
また、とくに図示していないが、半導体基板２にＮ型のウェル（Ｎウェル）が形成され、これとプレート電極層が接続されている。Ｎウェルを介してプレート電極層にプレート電圧が供給される。Ｎウェル内にＰ型のウェル（Ｐウェル）７が形成され、上述したセルトランジスタＴＲは、このＰウェル７に形成されている。

このような構造のＤＲＡＭセルは、半導体合金層（たとえばシリサイド層）１９により、ソース・ドレイン領域１１（および１８）とストレージノード電極５との電気的接続が強固に行われていることから、その接続抵抗が小さいという利点がある。

つぎに、図１に示すＤＲＡＭセル１の製造方法を、図２〜図１０を用いて説明する。本例の製造方法の特徴は、ストレージノード電極（トレンチ埋め込み導電層）とセルトランジスタのソース・ドレイン領域（不純物領域）との間のカラー酸化膜をセルトランジスタの形成時までは残存させ、その後、カラー酸化膜の上部を半導体材料で置き換えてシリサイド化することである。したがって、キャパシタＣＡＰの形成方法は任意であり、カラー酸化膜をトレンチ形成後に最初に作る、いわゆる「カラー先作り方法」、あるいは、トレンチの下部に多結晶シリコンを埋め込んで第１の層を形成した後に、カラー酸化膜を形成する方法のいずれを採用してもよい。また、ストレージノード電極は特許文献１に示されるように複数の層から形成してもよいが、より望ましい構造として、ストレージノード電極を１層の多結晶から形成する場合を例示する。

最初に、図２に示すキャパシタおよび素子分離構造の形成手順を「カラー先作り方法」を例として簡単に説明する。

単結晶シリコン基板（半導体基板）２上に耐ドライエッチング性の高い基板表面マスク層（不図示）を形成し、これをマスクとした異方性エッチングにより単結晶シリコン基板２に深いトレンチ３を形成する。
トレンチ３の内壁に酸化阻止膜を形成し、さらに窒化シリコン（ＳｉＮ）膜で覆う。レジストをトレンチ３内に埋め込み、これをトレンチ３の所望の高さまでエッチングする。酸化阻止膜の露出部分（トレンチ上部内壁の部分）をウエットエッチングにより除去し、レジストを除去した後、露出しているシリコン表面をＬＯＣＯＳ酸化させる。これにより、図２に示すトレンチ上部内壁が厚く酸化され、この部分にカラー酸化膜４が選択的に形成される。

ＬＯＣＯＳ酸化のマスクに使用した酸化阻止膜を除去し、必要に応じてキャパシタ容量を増加させるために、カラー酸化膜４で覆われていないトレンチ３の下部（不図示）をウエットエッチング法などにより拡径する。
また、トレンチ３の下部周囲にプレート電極層を形成し、不図示のトレンチ下部内壁にキャパシタ誘電体膜を形成し、砒素Ａｓまたは燐ＰがドープされたＮ型の多結晶シリコン（非晶質シリコンを多結晶化したものを含む）を堆積して、その表面をエッチバックする。これにより、上部内壁にカラー酸化膜４が形成され、下部内壁にキャパシタ誘電体膜が形成されているトレンチ内に、ストレージノード電極（トレンチ埋め込み導電層）５が埋め込まれる。

つぎに、素子分離絶縁層の形成のためにマスク層（不図示）を形成し、素子分離絶縁層の形成部分で開口するレジストをマスク層上に形成する。レジストをマスクとしたドライエッチングにより、その開口部で露出するマスク層部分をエッチングし、続いて下方の絶縁膜や多結晶シリコンをエッチングし、ＳＴＩとなる浅いトレンチを形成する。
レジストおよびマスク層を除去し、ＳＴＩとなる浅いトレンチをＨＤＰ(High-Density Plasma)などによる絶縁膜で埋め込み、化学的機械研磨（ＣＭＰ）法により表面を平坦化する。この絶縁膜の高さを調整した後、深いトレンチ３の形成時から今まで残存していた基板表面マスク層を除去すると、図２に示すように隣接する２つのＤＲＡＭセルのキャパシタＣＡＰ上にＳＴＩ（浅い絶縁性トレンチ）からなる素子分離絶縁層６が形成される。なお、本例の製造方法では、素子分離絶縁層６は深いトレンチ３の片側に一部重なり、深いトレンチ３の他の部分の上部に所定厚の絶縁層（通常、酸化シリコンの層）６Ａが残存する。

深いトレンチ３に対し素子分離絶縁層６が形成されていない側の基板部分がセルトランジスタの形成領域（活性領域）となる。この図２の状態では、セルトランジスタの形成領域の単結晶シリコンは、カラー酸化膜４によってトレンチ３内の多結晶シリコンと分離されている。
なお、従来の構造では、ストレージノード電極５からセルトランジスタの形成領域に砒素Ａｓ等のＮ型不純物を拡散させる必要があり、その部分でカラー酸化膜４を除去する必要があるが、本例では、その必要がなく、カラー酸化膜４は素子分離絶縁層６の端部６Ａにまで存在する。また、後述するようにストレージノード電極５とセルトランジスタとの接続を基板表面側で行うため、この素子分離絶縁層６の端部６Ａ直下の部分に薄い膜を形成する必要もない。

図３に示す工程では、この状態でセルトランジスタの形成を行う。
具体的には、既知の方法、すなわちレジスト形成とイオン注入とを繰り返して、基板の所定部分にＮウェル（不図示）を形成し、Ｎウェル内にＰウェル７を形成する。また、閾値電圧Ｖthを調整するためにホウ素ＢをＰウェル７にイオン注入する。
図３にはＰウェル７が示されている。不図示のＮウェルは、前述のプレート電極層（不図示）と同じ導電型を有し、両者が接続される深さに形成される。これにより、後で形成される不図示の電圧印加用のコンタクト部からプレート電圧が、このＮウェルを介してプレート電極層に印加可能となる。
なお、これらのウェル形成によりＰ（Ｐウェル７）−Ｎ（Ｎウェル）−Ｐ（単結晶シリコン基板）型の寄生トランジスタが基板深さ方向に形成されるが、これがストレージノード電極５の電圧によってオンしないように、厚いカラー酸化膜４が必要となっている。

つぎに、ゲート絶縁膜８と多結晶シリコンのゲート電極層を形成し、この積層膜をゲート電極９のパターンに加工する。このとき同時に素子分離絶縁層６上のスペースを利用して配線層１０を形成する。
ゲート電極９をマスクとして、燐Ｐや砒素Ａｓなどのエクステンション領域用のＮ型不純物のイオン注入を行う。これにより、ゲート電極９の両側のＰウェル７部分に、Ｎ型のエクステンション領域１１が形成される。このエクステンション領域１１は、本発明における「ソース・ドレイン領域」の一実施態様を構成することから、以下、この名称を使用する。

以上の工程を経てセルトランジスタＴＲの基本構造が完成する。
このセルトランジスタＴＲの形成時に、たとえばウェル形成後の活性化アニールあるいはゲート熱酸化などの工程で１０００℃以上の熱処理が施される。
この熱処理時に、Ｐウェル７とストレージノード電極５はカラー酸化膜４が間に存在し、直接接触していない。また、カラー酸化膜４は十分に厚いことから、ストレージノード電極５の多結晶シリコンが単結晶化することがない。
その後、さらにサイドウォールスペーサ層の形成のために酸化膜１２および窒化膜１３を堆積し、さらに絶縁膜１４（たとえばＴＥＯＳ膜）を厚く堆積し、化学的機械研磨（ＣＭＰ）により平坦化処理する。

つぎに、図４に示すように、リソグラフィによって、キャパシタＣＡＰ側のソース・ドレイン領域１１と素子分離絶縁層６の端部６Ａの境界付近を開口するレジスト（不図示）を形成し、これをマスクとした異方性エッチングを行う。これにより絶縁膜１４に開口部１４Ａが形成される。このときのエッチングでは、酸化シリコン（酸化膜１２および素子分離絶縁層６）のエッチングレートが、窒化シリコン（窒化膜１３）のエッチングレートより大きい条件を選択する。このため、窒化膜１３の端面から酸化膜１２および素子分離絶縁層６の端面が後退する。また、異方性が強いことから、オーバーエッチングによりカラー酸化膜４は、より大きく基板深部側に後退する。さらに、多結晶シリコンや単結晶シリコンも若干削れる。その結果、図４に示すようなエッチング部の断面形状となる。

レジストを除去後、フッ酸系の薬液によりエッチング部の表面の自然酸化膜を除去し、図５に示すように、非晶質シリコン（または多結晶シリコンでも可）を堆積させる。非晶質シリコンはノンドープでも、燐Ｐもしくは砒素Ａｓをドープしたものでもよい。ただし、その後の熱履歴によりセルトランジスタＴＲ側に不純物が拡散しにくいという意味では、ノンドープが望ましい。
この非晶質シリコンの堆積法および条件（膜厚を含む）は、図５に示すように、非晶質シリコンによってカラー酸化膜４の後退部４Ａが完全に埋まり、かつ、窒化膜１３の端部の酸化膜１２および素子分離絶縁層６の後退部分が完全に埋まるように決められる。

つぎにレジストを塗布し、全面露光後の現像またはエッチバックによって、絶縁膜１４の開口部１４Ａ内の底部にのみレジストＲを残存させる。この状態で、非晶質シリコン１５を反応性イオンエッチング（ＲＩＥ）によりエッチングする。このとき、図６に示すように、素子分離絶縁層６やソース・ドレイン領域１１が露出しないように、ある程度の高さとなったところで非晶質シリコン１５のエッチングを止める。
続いてレジストＲを除去し、さらに絶縁膜１４をウエットエッチングにより除去する（図７）。このとき素子分離絶縁層６の端部６Ａが非晶質シリコンで保護されていることから、素子分離絶縁層６が後退することはない。

つぎに、窒化シリコン（窒化膜１３）に選択比がある反応性イオンエッチング（ＲＩＥ）にて、非晶質シリコン１５をエッチバックする。その結果、図８に示すように、カラー酸化膜４の後退部４Ａに埋め込まれた半導体接続層１５Ａと、窒化膜１３の端部に保護されて残存する保護層１５Ｂとが同時に形成される。半導体接続層１５Ａは、その後のシリサイド化を容易にし、保護層１５Ｂは、その後の酸化膜系のエッチングから素子分離絶縁層６を保護する役目がある。

つぎに、薄い酸化膜１６を堆積し（図９）、この上層の酸化膜１６、窒化膜１３および下層の酸化膜１２を順次、異方性が強い条件でエッチバックする。これにより、図１０に示すように、ゲート電極９の両側面にサイドウォールスペーサ層１７が形成される。
サイドウォールスペーサ層１７、ゲート電極９および素子分離絶縁層６を自己整合マスクとして、燐Ｐや砒素Ａｓなどのソース・ドレイン領域本体用のＮ型不純物をイオン注入する。このイオン注入により形成された不純物領域１８は、先に形成しているエクステンション用のソース・ドレイン領域１１より深く、かつ高濃度に形成される。なお、この追加の不純物領域（追加不純物領域という）１８は省略することも可能であり、また、キャパシタＣＡＰと反対側の一方側のみに形成してもよい。追加不純物領域は、ソース・ドレイン領域１１のみでは、次に形成する半導体合金層がソース・ドレイン領域１１より深くまで形成されてリーク電流が増大することを防止するために設けるものであり、その意味で、ソース・ドレイン領域１１より深く、かつ高濃度（１５乗オーダのドーズ）に形成することが望ましい。その後、導入不純物を活性化するために高温短時間熱処理（ＲＴＡ）を行う。

続いて、半導体合金層の形成を行う。ここでは、半導体合金層はサイリサイド（セルフ・アライン・シリサイド）である場合を例示し、以下、半導体合金層をシリサイド層と称する。
高融点金属膜を全面に堆積し加熱処理を行うと、多結晶または単結晶のシリコンに接触した高融点金属部分とシリコンが反応して半導体合金層が形成される。絶縁膜に接触している未反応部分を薬液で除去すると、図１０に示すように、ゲート電極９、配線層１０および追加不純物領域１８の表面に、半導体合金層としてのシリサイド層１９が形成される。このとき、ストレージノード電極５にも追加不純物領域１８が形成されていることから、この追加不純物領域１８上のシリサイド層１９によって、セルトランジスタＴＲのソース・ドレイン領域１１とストレージノード電極５とが電気的に強固に接続される。このとき、セルトランジスタＴＲとキャパシタＣＡＰのストレージノード電極５との接続部分に半導体材料からなる非晶質シリコン（このときは熱処理により多結晶化している）、すなわち半導体接続層１５Ａが存在していることから、完全に合金層でつなぎ合わされ、接続抵抗が極めて小さい値になっている。その結果、セルトランジスタＴＲの駆動能力が向上している。

その後は、図１に示すように、層間絶縁膜（ＮＳＧなどの絶縁膜）２０を堆積し、レジストのパターンニング、レジストをマスクとしたドライエッチングによりビットラインコンタクトを開口する。このビットコンタクトにＴｉＮ等のバリアメタルをスパッタ法もしくはＣＶＤ法により堆積し、ＣＶＤ法によりタングステンＷを堆積する。それらのプラグ材を化学的機械研磨（ＣＭＰ）にて研磨しビットコンタクトプラグ２１を形成する。さらに層間絶縁膜（不図示）を形成し、レジストのパターンニング、レジストをマスクとしたドライエッチングを行い、配線溝を形成する。さらにバリアメタル（タンタルＴａもしくは窒化タンタルＴａＮ）を堆積し、銅Ｃｕを堆積し、化学的機械研磨（ＣＭＰ）にして平坦化すると、図１に示すようにビット線２２が形成される。以上をもって、図１に示す半導体装置（ＤＲＡＭセル）の基本構造が完成する。

［第２の実施の形態］
本実施の形態は、第１の実施の形態と基本的構造はほぼ同じであり、途中（図４）までの製造工程も同じであることから、以下、異なる製造工程の説明を、図１１〜図１４を用いて説明する。

図４に示す工程後、図１１に示すように、絶縁膜１４の開口部１４Ａを埋め込むように非晶質シリコンを厚く堆積し、化学的機械研磨（ＣＭＰ）によってプラグ状の非晶質シリコン１５を形成する。
続いて、この非晶質シリコン１５を異方性のドライエッチングにより表面側から削っていく。このときのエッチングでは窒化膜１３に対して選択性がある条件を選定する。また、エッチング時間を制御してエッチング面がＰウェル７の表面と高さが揃うようにする。つぎに絶縁膜１４を除去すると、図１２に示す状態となる。

図１２に示すように、非晶質シリコン１５を異方性のドライエッチングによって、図４に示すエッチング部が非晶質シリコンで埋まり、これにより半導体接続層１５Ｃが形成される。第１の実施の形態における半導体接続層１５Ａ（図８参照）は、カラー酸化膜４の後退部４Ａを埋め込むだけのものであったが、本実施の形態では、素子分離絶縁層６の保護層（図８の符号１５Ｂ）を兼ねた半導体接続層１５Ｃとなっている。しかも、この箇所の表面がほとんど平坦であり、さらに、レジスト埋め込みなどの工程が不要で、非常に簡単な工程で優れた形状の半導体接続層１５Ｃが形成できる。

以後は、第１の実施の形態と同様な方法により、酸化膜を堆積し（図９参照）、反応性イオンエッチング（ＲＩＥ）によりエッチバックすると、図１３に示すようにサイドウォールスペーサ層１７が形成される。
また、第１の実施の形態と同様な方法により、必要に応じて追加不純物領域１８の形成を行い、半導体合金層１９を形成する。また、層間絶縁膜２０の堆積、ビットコンタクトプラグ２１の形成、ビット線２２の形成を行うと、図１４に示すＤＲＡＭセルの基本構造が完成する。
なお、図１４に示すＤＲＡＭセルは、図１よりセルトランジスタＴＲとキャパシタＣＡＰとの接続箇所で段差が小さい。このため、ソース・ドレイン領域１１が十分残っている場合、この箇所で追加不純物領域１８を、図１の場合よりも省略しやすいという利点がある。追加不純物領域１８を省略するとリーク電流の低減に有利となる。

本発明の実施の形態では、以下の利点が得られる。

第１に、キャパシタＣＡＰのカラー酸化膜４の上部を後退させ、その後退部４Ａに半導体材料からなる半導体接続層１５Ａまたは１５Ｃを埋め込むように形成している。このため、その表面部をシリサイド化した場合、この部分で両側の半導体部、すなわちセルトランジスタＴＲのソース・ドレイン領域１１とストレージノード電極（トレンチ埋め込み導電層）５とを低抵抗層で完全につなぎ合わせ、その結果、この部分の抵抗が劇的に下げられセルトランジスタＴＲの駆動能力を向上させている。

第２に、高温熱処理がかかるまでは、セルトランジスタＴＲの形成領域が、厚いカラー酸化膜４により完全にストレージノード電極５と分離されており、異常な結晶化によりリーク電流の増大がない。

第３に、リーク電流の増大に関し、次のような効果もある。
従来のデバイス構造では、キャパシタからの砒素（Ａｓ）拡散層が存在しており、セルトランジスタのオフリーク電流Ｉoffが増える傾向にある。さらにゲート電極９キャパシタ側にずれた場合、このキャパシタからの砒素（Ａｓ）拡散層がセルトランジスタのチャネル部分に近づいてしまう。そうなるとショートチャネル効果（閾値電圧Ｖthの低下）が起こりやすくオフリーク電流Ｉoffが激増し、保持(Retention)特性に悪影響を及ぼしてしまう。

これに対し、第１および第２の実施の形態におけるＤＲＡＭセルは、砒素（Ａｓ）拡散層が存在しない分、オフリーク電流Ｉoffが小さくまたショートチャネル化が起きにくい。また、セルトランジスタのソース・ドレイン領域とキャパシタからの砒素（Ａｓ）拡散層をオーバラップさせるよう不純物プロファイルを作成する必要がなく、砒素（Ａｓ）拡散層だけサイズの縮小が可能であり、また、セルトランジスタとキャパシタ電極の界面に絶縁膜を作成する必要もなく、キャパシタ形成のための工程数が削減できる。

本発明の第１の実施の形態に係るＤＲＡＭセルの断面図である。 本発明の実施の形態に係るＤＲＡＭセルの製造途中の断面図であり、素子分離絶縁膜形成後を示すものである。 図２に続く工程でセルトランジスタを形成し、絶縁膜を堆積後の断面図である。 図３に続く工程で接続部のエッチング後の断面図である。 図４に続く工程で非晶質シリコンの堆積後の断面図である。 図５に続く工程で埋め込みレジストを用いた非晶質シリコンのエッチング後の断面図である。 図６に続く工程でレジストおよび絶縁膜を除去後の断面図である。 図７に続く工程で窒化膜をマスクとする非晶質シリコンのエッチング後の断面図である。 図８に続く工程で酸化膜堆積後の断面図である。 図９に続く工程で半導体合金層の形成後の断面図である。 本発明の第２の実施の形態に係るＤＲＡＭセルの製造途中の断面図であり、非晶質シリコンの埋め込み後の断面図である。 図１１に続く工程で非晶質シリコンをエッチングし絶縁膜を除去後の断面図である。 図１２に続く工程でサイドウォールスペーサ層形成後の断面図である。 図１３に続く工程を行いＤＲＡＭセルの基本構造を完成させた後の断面図である。 特許文献１に記載されたＤＲＡＭの断面構造を示す図である。

符号の説明

１…ＤＲＡＭセル、２…半導体基板、３…トレンチ、４…カラー酸化膜、４Ａ…後退部、５…ストレージノード電極、６…素子分離絶縁層、７…Ｐウェル、９…ゲート電極、１１…ソース・ドレイン領域、１５Ａ，１５Ｃ…半導体接続層、１５Ｂ…保護層、１８…追加不純物領域、１９…半導体合金層、ＴＲ…スイッチトランジスタ、ＣＡＰ…キャパシタ

Claims (9)

1. トランジスタのソース・ドレイン領域と導電性トレンチとが近接し、かつ電気的に接続されている半導体装置の製造方法であって、
   半導体基板にトレンチを形成し、トレンチの内壁に絶縁膜を形成し、不純物が導入されている半導体材料を、前記絶縁膜が形成されているトレンチ内に埋め込んでトレンチ埋め込み導電層を形成する導電性トレンチの形成ステップと、
   前記導電性トレンチに隣接した基板領域に、前記ソース・ドレイン領域を有するトランジスタを形成するステップと、
   前記ソース・ドレイン領域と前記トレンチ埋め込み導電層とが前記絶縁膜を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングし、当該エッチングにより前記絶縁膜が基板深部側に後退した部分に半導体材料を埋め込んで半導体接続層を形成するステップと、
   前記半導体接続層および当該半導体接続層に接する半導体部に半導体金属層を形成し、当該半導体合金層により前記ソース・ドレイン領域と前記トレンチ埋め込み導電層とを電気的に接続するステップと、
   を含む半導体装置の製造方法。
2. 前記半導体接続層をノンドープの多結晶シリコンまたはノンドープの非晶質シリコンから形成する
   請求項１に記載の半導体装置の製造方法。
3. 前記半導体接続層と、当該半導体接続層の両側に接する前記ソース・ドレイン領域および前記トレンチ埋め込み導電層とに、当該ソース・ドレイン領域およびトレンチ埋め込み導電層と同じ導電型の不純物を追加導入し、不純物が導入された半導体接続層ならびにソース・ドレイン領域およびトレンチ埋め込み導電層に前記半導体合金層を形成する
   請求項１に記載の半導体装置の製造方法。
4. 前記絶縁膜が後退した部分を含むエッチング箇所に半導体材料を埋め込んで前記半導体接続層を形成し、
   形成した半導体接続層と、当該半導体接続層に接する前記ソース・ドレイン領域および前記トレンチ埋め込み導電層とに、既に導入してある不純物と同じ導電型の不純物を追加導入し、不純物が導入された半導体接続層およびソース・ドレイン領域に前記半導体合金層を形成する
   請求項１に記載の半導体装置の製造方法。
5. 絶縁性の素子分離絶縁層を、前記トランジスタが形成されるソース・ドレイン領域と反対側に導電性トレンチと隣接して形成するステップをさらに含み、
   前記半導体接続層を形成するステップでは、前記絶縁膜および半導体材料に対してエッチングレートエッチングレートが小さいマスク層を形成して、マスク層の開口部によりエッチング箇所を規定し、当該エッチング箇所に前記半導体接続層となる半導体材料を埋め込んでエッチバックし、前記素子分離絶縁層の露出表面に半導体接続層と同じ半導体材料の保護層を形成する
   請求項１に記載の半導体装置の製造方法。
6. 半導体基板の表面部に不純物を導入することにより形成されているソース・ドレイン領域と、
   前記ソース・ドレイン領域に隣接し、前記半導体基板の基板表面部から基板深部にかけて形成されているトレンチと、
   前記トレンチの内壁に形成されている絶縁膜と、
   前記ソース・ドレイン領域に接する前記絶縁膜の基板表面側の一部を半導体材料により置き換えることにより形成されている半導体接続層と、
   前記トレンチに埋め込まれて不純物が導入されている半導体材料からなるトレンチ埋め込み導電層と、
   前記ソース・ドレイン領域、前記半導体接続層および前記トレンチ埋め込み導電層の３つの半導体部に亘って形成され、前記ソース・ドレイン領域と前記トレンチ埋め込み導電層とを電気的に接続している半導体合金層と、
   を有する半導体装置。
7. 前記半導体接続層がノンドープの多結晶シリコンまたはノンドープの非晶質シリコンからなる
   請求項６に記載の半導体装置。
8. 前記３つの半導体部に、前記ソース・ドレイン領域より高濃度で深い高濃度不純物領域が形成され、
   当該高濃度不純物領域に前記半導体合金層が形成されている
   請求項６に記載の半導体装置。
9. 前記半導体基板にＤＲＡＭセルのトランジスタが形成され、
   前記ソース・ドレイン領域と離れて形成されている他のソース・ドレイン領域が半導体基板上方の配線層からなるビット線に接続され、
   前記トレンチの内壁に形成されている絶縁膜は、基板深部側の第１絶縁膜と、基板表面部側の前記第１絶縁膜より厚い第２絶縁膜とを含み、
   トレンチの基板深部側の半導体基板内部にＤＲＡＭセルのプレート電極層が形成され、
   当該プレート電極層を一方電極、前記第１絶縁膜をキャパシタ誘電体膜、前記トレンチ埋め込み導電層を他方電極とするＤＲＡＭセルのキャパシタが形成されている
   請求項６に記載の半導体装置。
   

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