JP2005223196A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005223196A JP2005223196A JP2004030747A JP2004030747A JP2005223196A JP 2005223196 A JP2005223196 A JP 2005223196A JP 2004030747 A JP2004030747 A JP 2004030747A JP 2004030747 A JP2004030747 A JP 2004030747A JP 2005223196 A JP2005223196 A JP 2005223196A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- oxide film
- film
- side wall
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
【課題】ゲート抵抗のバラツキを低減し、偶発的な接合リークの増大を抑制し、さらに側壁スペーサの膜減りにより信頼性が劣化することを抑制する半導体装置及びその製造方法を提供することを目的とする。
【解決手段】MOS型トランジスタは、ゲート電極の側壁部に側壁スペーサが設けられている。この側壁スペーサは、第1の酸化膜37と窒化膜38と第2の酸化膜39とを含む。上記第1の酸化膜は、ゲート酸化膜33上に、ゲート電極34の側壁に接した状態で、上部が上記ゲート電極の上面よりも低い位置まで形成される。上記窒化膜は、上記第1の酸化膜の上部における上記ゲート電極の側壁から、上記第1の酸化膜における上記ゲート電極の側壁に接する側面の裏面側、及び上記低濃度の不純物拡散領域35上にわたって形成される。上記第2の酸化膜39は、上記窒化膜における上記第1の酸化膜と対向する面側に形成される。
【選択図】 図1
【解決手段】MOS型トランジスタは、ゲート電極の側壁部に側壁スペーサが設けられている。この側壁スペーサは、第1の酸化膜37と窒化膜38と第2の酸化膜39とを含む。上記第1の酸化膜は、ゲート酸化膜33上に、ゲート電極34の側壁に接した状態で、上部が上記ゲート電極の上面よりも低い位置まで形成される。上記窒化膜は、上記第1の酸化膜の上部における上記ゲート電極の側壁から、上記第1の酸化膜における上記ゲート電極の側壁に接する側面の裏面側、及び上記低濃度の不純物拡散領域35上にわたって形成される。上記第2の酸化膜39は、上記窒化膜における上記第1の酸化膜と対向する面側に形成される。
【選択図】 図1
Description
この発明は半導体装置及びその製造方法に関し、例えば、微細化されたMOS型トランジスタ(MOSFET)等に適用されるものである。
従来、LDD構造のMOS型トランジスタを形成する際には、ゲート電極の側壁にスペーサを形成している。このような構成において、シェアードコンタクトを形成する場合には、コンタクトの形成時に側壁スペーサがエッチングされるのを防止するために、スペーサとしてシリコン窒化膜が用いられる。しかし、ゲート電極の側壁に直接シリコン窒化膜を形成すると、ゲートエッジにストレス集中が発生して信頼性が低下する。そこで、側壁スペーサを異なる材料の多層構造で形成してストレス集中を抑制する技術が提案されている(例えば、非特許文献1参照)。
図21乃至図23を用いて、上記従来の多層構造の側壁スペーサを有する半導体装置について説明する。図21は、従来のMOS型トランジスタの断面構造図である。図22は図21で示すMOS型トランジスタにサリサイド工程を施した後の断面構造図である。図23は上記サリサイドゲートを有するMOS型トランジスタに更にシェアードコンタクトを形成した場合の断面構造図である。
図21に示すMOS型トランジスタは、P型シリコン基板11の主表面に設けられた素子分離領域12により分離された素子領域に形成される。ゲート酸化膜13とゲート電極14は、上記シリコン基板11の主表面上に形成されている。N型不純物拡散領域15とN+型不純物拡散領域16は、ソース領域/ドレイン領域として働くもので、上記ゲート電極14を挟んで上記シリコン基板11中に形成される。上記ゲート電極14の側壁には、TEOS(Tetra Ethyl Ortho Silicate;以下、TEOSと略記する)膜17、シリコン窒化膜18、及びTEOS膜19の三層により形成された側壁スペーサが設けられている。そして、ゲート電極14の側壁にはTEOS膜17のみが接するようになっている。
図22は図21で示すMOS型トランジスタにサリサイド工程を行った後の断面構造図である。サリサイド工程によって、ゲート電極14及びN+型不純物拡散領域16の上部にシリサイド層20が形成され、低抵抗化が図られる。
しかし、このサリサイド工程の前処理において、基板表面の自然酸化膜を除去するためHF(フッ酸)処理を行う。この際、上記ゲート電極側壁部21に形成されたTEOS膜17の上部が除去されて後退してしまう。この状態でサリサイド工程が施されると、上記ゲート電極の側壁部のTEOS膜17の後退部分からシリサイド層が異常に成長してしまう。このため、ゲート抵抗のバラツキ及びシリサイド層20とゲート絶縁膜13との距離が縮小したことによりゲート絶縁膜13の信頼性が劣化するという問題がある。
図23は従来のサリサイドゲートを有するMOS型トランジスタに更にシェアードコンタクトを形成した場合の断面構造図である。図23に示すように、層間絶縁膜22、及びゲート電極14とソース領域/ドレイン領域となるN+型不純物拡散領域16を電気的に接続するシェアードコンタクト23が形成される。
しかし、シェアードコンタクト23を形成するためのコンタクト孔の形成時に、ゲート電極14の側壁部のTEOS膜17が更にオーバーエッチングされる。そのため、シェアードコンタクト23が形成されるTEOS膜17が更に後退してしまう。
この結果、上記のような構成並びに製造方法では、上記シリサイド層の異常成長した部分によりゲート抵抗のバラツキが発生し、上記TEOS膜17の後退し、シリサイド層20とゲート絶縁膜13との距離が縮小したことによりゲート絶縁膜13の信頼性が劣化するという問題がある。さらに、シェアードコンタクト中のメタルとシリコン基板の接触が発生し、接合リーク増大を引き起こすという問題がある。
このように従来の半導体装置及びその製造方法では、サリサイド工程の前処理やシェアードコンタクトの形成時にゲート電極の側壁部におけるTEOS膜の上部が後退し、サリサイド工程においてシリサイド層が異常成長してゲート抵抗のバラツキが発生し、偶発的な接合リークが増大し、さらにシリサイドとゲート絶縁膜との距離が縮小したことによるゲート絶縁膜の信頼性が劣化するという問題があった。
森藤 英治ら著「Symposium on VLSI Technology 2001」P117-118
森藤 英治ら著「Symposium on VLSI Technology 2001」P117-118
本発明は、ゲート抵抗のバラツキを低減し、偶発的な接合リークの増大を抑制し、さらに側壁スペーサの膜減りにより信頼性が劣化することを抑制する半導体装置及びその製造方法を提供することを目的とする。
この発明の一態様の半導体装置は、第1導電型の半導体基板の主表面に形成される素子分離領域と、前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極と、前記ゲート電極の側壁部に形成され、第1の酸化膜と、第2の酸化膜と、窒化膜とを有する側壁スペーサと、前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第2導電型の低濃度の不純物拡散領域と、前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域/ドレイン領域として働く第2導電型の高濃度の不純物拡散領域と、前記高濃度の不純物拡散領域上に形成される第1のシリサイド層と、前記ゲート電極上に形成される第2のシリサイド層と、前記素子分離領域上、前記窒化膜上、前記第2の酸化膜上、前記第1のシリサイド層上,及び前記第2のシリサイド層上の全面に形成されるライナー窒化膜と、前記ライナー窒化膜上に形成される層間絶縁膜とを具備し、前記側壁スペーサの前記第1の酸化膜は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、前記側壁スペーサの前記窒化膜は、前記第1の酸化膜の上部における前記ゲート電極の側壁から、前記第1の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成され、前記側壁スペーサの前記第2の酸化膜は、前記窒化膜における前記第1の酸化膜と対向する面側に形成されている。
さらに、この発明の一態様の半導体装置は、第1導電型の半導体基板の主表面に形成される素子分離領域と、前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極と、前記ゲート電極の側壁部に形成され、第1の酸化膜と窒化膜とを有する側壁スペーサと、前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第2導電型の低濃度の不純物拡散領域と、前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域/ドレイン領域として働く第2導電型の高濃度の不純物拡散領域と、前記高濃度の不純物拡散領域上に形成される第1のシリサイド層と、前記ゲート電極上に形成される第2のシリサイド層と、前記素子分離領域上,前記窒化膜上,前記第1のシリサイド層上,及び前記第2のシリサイド層上の全面に形成されるライナー窒化膜と、前記ライナー窒化膜上に形成される層間絶縁膜とを具備し、前記側壁スペーサの前記第1の酸化膜は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、前記側壁スペーサの前記窒化膜は、前記第1の酸化膜の上部における前記ゲート電極の側壁から、前記第1の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成されている。
さらに、この発明の一態様の半導体装置の製造方法は、第1導電型の半導体基板の主表面に素子分離領域を形成する工程と、前記半導体基板の主表面上にゲート酸化膜材を形成する工程と、前記ゲート酸化膜材上にゲート電極材を形成する工程と、前記ゲート電極材を異方性エッチングし、ゲート電極を形成する工程と、ゲート電極をマスクにして前記ゲート酸化膜材をエッチングし、ゲート酸化膜を形成する工程と、前記ゲート電極をマスクにして前記半導体基板中に第2導電型の不純物を導入し、第2導電型の低濃度の不純物拡散領域を形成する工程と、前記ゲート電極上、前記素子分離領域上、及び前記低濃度の不純物拡散領域上の全面に第1の酸化膜を形成する工程と、前記第1の酸化膜をエッチバックして前記ゲート電極の側壁部に残存させる工程と、前記ゲート電極の側壁部に残存された前記第1の酸化膜の上部を除去して、前記ゲート電極の上面よりも後退させる工程と、前記ゲート電極上、前記低濃度の不純物拡散領域上、素子分離領域上、及び残存されている前記第1の酸化膜上の全面に窒化膜、及び第2の酸化膜を堆積形成する工程と、前記窒化膜及び前記第2の酸化膜をエッチバックして前記ゲート電極の側壁部の上部及び前記第1の酸化膜の側面に残存させ、側壁スペーサを形成する工程と、前記ゲート電極及び前記側壁スペーサをマスクとして、前記半導体基板中に第2導電型の不純物を導入し、高濃度の不純物拡散領域を形成する工程と、前記高濃度の不純物拡散領域上に第1のシリサイド層及び前記ゲート電極の上に第2のシリサイド層を同時に形成する工程と、前記半導体基板の主表面上の全面にライナー窒化膜を形成する工程と、前記ライナー窒化膜上の全面に層間絶縁膜を形成する工程とを具備すること工程とを具備している。
以上説明したようにこの発明によれば、ゲート抵抗のバラツキを低減し、偶発的な接合リークを増大を抑制し、さらに側壁スペーサの膜減りにより信頼性が劣化することを抑制する半導体装置及びその製造方法を提供することが出来る。
以下、この発明の一実施形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第1の実施形態]
先ず、図1乃至図8を用いてこの発明の第1の実施形態に係る半導体装置及びその製造方法について説明する。図1は、この発明の第1の実施形態に係る半導体装置を示しておりMOS型トランジスタの断面構造図である。図2乃至図8は、図1で示すMOS型トランジスタの製造工程の一例を説明するための断面構造図である。
先ず、図1乃至図8を用いてこの発明の第1の実施形態に係る半導体装置及びその製造方法について説明する。図1は、この発明の第1の実施形態に係る半導体装置を示しておりMOS型トランジスタの断面構造図である。図2乃至図8は、図1で示すMOS型トランジスタの製造工程の一例を説明するための断面構造図である。
図1に示すように、P型のシリコン基板(半導体基板)31の主表面に素子分離領域となるシリコン酸化膜32が埋め込まれている。上記シリコン基板31における素子領域の主表面上には、ゲート酸化膜33及びゲート電極34が積層形成される。シリコン基板31中には、ゲート電極34に対して自己整合的にN型不純物拡散領域35がされる。このN型不純物拡散領域35とシリコン酸化膜32の間にN+型不純物拡散領域36が形成される。上記N型不純物拡散領域35及びN+型不純物拡散領域36は、ソース領域/ドレイン領域となる領域である。上記N+型不純物拡散領域36の上面にはシリサイド層40が形成され、ゲート電極34の上面にもシリサイド層41が形成される。
さらに、ゲート電極の側壁スペーサはゲート電極34の側から順次、TEOS膜37、シリコン窒素膜38、及びTEOS膜39、の三層により形成される。TEOS膜37は、N型不純物拡散領域35上に、ゲート電極34の側壁部に接して形成される。このTEOS膜37の上部は、上記ゲート電極の上面よりも低い位置まで形成されている。
シリコン窒化膜38は、上記TEOS膜37の上部における上記ゲート電極34の側壁から、上記TEOS膜37におけるゲート電極34の側壁に接する側面の裏面側、及びN型不純物拡散領域35上にわたって形成されている。
TEOS膜39は、シリコン窒化膜38におけるTEOS膜37のゲート電極34の側壁に接する側と対向する面側に形成される。
さらに、上記シリコン酸化膜32上、シリコン窒化膜38上、TEOS膜39上、シリサイド膜40上、及びシリサイド膜41上にライナーSiN膜(ライナーシリコン窒化膜)55が形成されている。また、層間絶縁膜43は、上記ライナー絶縁膜55上の全面に形成されている。
このように、ゲート電極34の側壁部の上部がシリコン窒化膜38で被覆されているので、TEOS膜37の上部が後退するのを防止できる。この結果、ゲート電極の側壁部に安定してシリサイド層41を形成でき、シリサイド層41が異常に成長するということはない。よって、所望のゲート電極34の抵抗値を得ることが出来る。そのため、このような構造を有する複数のMOS型トランジスタにおいて、ゲート電極の抵抗値のバラツキが発生することを防止することが出来る。また、側壁スペーサの膜減りによる信頼性劣化を抑制することが出来る。
次に、図1で示したMOS型トランジスタの製造方法の一例について図2乃至図8を用いて説明する。
まず図2に示す如く、P型シリコン基板31の主表面に、例えばRIE(Reactive Ion Etching)法によりトレンチ32Aを形成し、このトレンチ32A内に例えばCVD( Chemical Vapor Deposition )法によりシリコン酸化膜32を埋め込む。さらに、例えばCMP(Chemical Mechanical Polishing )法により上記シリコン酸化膜32の上面を平坦化し素子分離領域を形成する。上記シリコン基板31の主表面上の全面に、例えば熱酸化法によりシリコン酸化膜50を形成する。上記シリコン酸化膜50上にゲート電極材として例えばポリシリコンを堆積する。
さらに、例えばフォトリソグラフィー法によりフォトレジストのパターンを形成する。このパターンをマスクとして、例えばRIE法によるエッチングを行いゲート電極34、及びゲート絶縁膜33を形成する。続いて上記ゲート電極34をマスクとして、例えばイオン打ち込み法によりシリコン基板31中にN型不純物拡散領域35を形成する。
次に図3に示すように、例えばCVD法によってTEOS膜51を全面に堆積する。
次に図4に示すように、例えばRIE法によってTEOS膜51をエッチバックして除去することにより、ゲート電極34の側壁にのみTEOS膜51を残存させる。
次に図5に示すように、例えばRIE法によってゲート電極側壁部のTEOS膜51の上部を除去して、上記ゲート電極34の上面より後退させる(側壁スペーサの一部として働くTEOS膜37を形成する)。
次に図6に示すように、たとえばCVD法により、シリコン窒化膜52、TEOS膜53を順次全面に堆積する。
次に図7に示すように、その後、たとえばRIE法によって、上記シリコン窒化膜52、TEOS膜53をエッチバックして除去することにより側壁スペーサとして働くTEOS膜37、シリコン窒化膜38、TESO膜39から構成される側壁スペーサが形成される。続いて、上記ゲート電極34及び上記側壁スペーサをマスクとして、例えばイオン打ち込み法によりシリコン基板31中にN+型不純物拡散領域36を形成する。さらに、基板表面の自然酸化膜を除去するためHF(フッ酸)処理を行う。引き続き、例えばサリサイド(Self-align Silicide )工程によりN+型不純物拡散領域36上にシリサイド層40及びゲート電極34の上面にシリサイド層41を同時に形成する。
次に図8に示すように、例えばCVD法により、全面にシリコン窒化膜を堆積形成することによりライナーSiN膜55を形成する。さらに、例えばCVD法によりTEOS膜等を全面に堆積形成することにより、層間絶縁膜43を形成する。
以上の工程により、図1で示したMOS型トランジスタを形成出来る。
尚、図5に示すようにRIE法によってゲート電極側壁部のTEOS膜51の上部をエッチバックすることによりTEOS膜37を形成する工程を示した。しかし、例えばウエットエッチングプロセスを用いて、時間、温度等を制御することにより上記TEOS膜51を等方的にエッチングし、ゲート電極側壁部のTEOS膜51の上部を後退させることも可能である。
上記のように、例えばRIE法によってゲート電極側壁部のTEOS膜51の上部をエッチバックすることにより、TEOS膜37を形成する。続いて、例えばCVD法によってシリコン窒化膜52、TEOS膜53を順次堆積する。次に、例えばRIE法によってシリコン窒化膜52、及びTEOS膜53をエッチバックして除去することにより、側壁スペーサとして働くTEOS膜37、シリコン窒化膜38、TESO膜39から構成される側壁スペーサが形成される。さらに基板表面の自然酸化膜を除去するためHF(フッ酸)処理を行う。
上記エッチバック工程において、ゲート電極の側壁部の上部にはシリコン窒化膜38が形成されTEOS膜37が保護される。さらに、上記HF処理工程においても、TEOS膜37が後退することがないため、その後のシリサイド層41の異常成長を防止できる。その結果、側壁スペーサの膜減りによる信頼性の劣化を抑制することが出来る。
[変形例1]
以下、図9乃至図11を用いて上記第1の実施形態に係る半導体装置の一変形例について説明する。図9は、第1の実施形態の一変形例に係るMOS型トランジスタの断面構造図である。図10及び図11は、図9で示すMOS型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第1の実施形態と同様の部分の説明及びその説明のための図面は省略する。
以下、図9乃至図11を用いて上記第1の実施形態に係る半導体装置の一変形例について説明する。図9は、第1の実施形態の一変形例に係るMOS型トランジスタの断面構造図である。図10及び図11は、図9で示すMOS型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第1の実施形態と同様の部分の説明及びその説明のための図面は省略する。
図9に示すように、ゲート電極34と一方のN+型不純物拡散領域36を接続するようにシェアードコンタクト孔44が形成される。さらに、このシェアードコンタクト孔44内に、ゲート電極34と一方のN+型不純物拡散領域36を電気的に接続する導電材が埋め込まれシェアードコンタクト45が形成される。
上記のように、シェアードコンタクト45が形成される一方のゲート電極側壁部の上部にはライナーSiN膜55が形成されてTEOS膜37の上部が保護されている。従って、ゲート電極側壁部のTEOS膜37の上部がエッチングされ、ゲート電極の側壁部が露出されるのを防止できる。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
次に図10及び図11を用いて、図9で示したMOS型トランジスタの製造工程の一例を説明する。
まず図10に示すように、例えばRIE法により層間絶縁膜43中に、ライナーSiN膜55をストッパとしてシェアードコンタクト孔44を形成する。
次に図11に示すように、上記シェアードコンタクト孔44内に、例えばCVD法によりアルミニウム等を埋め込みシェアードコンタクト45を形成する。以上の工程によって、図9で示したMOS型トランジスタを製造することが出来る。
上記図11に示すように、例えばRIE法により層間絶縁膜43中に、ライナーSiN膜55をストッパとしてシェアードコンタクト孔44を形成する。従って、上記コンタクト44を形成する工程において、ゲート電極の側壁部のTEOS膜37がエッチングされ、ゲート電極の側壁部が露出されるのを防止することが出来る。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
[変形例2]
以下、図12乃至図14を用いて上記第1の実施形態の一変形例について説明する。図12は、第1の実施形態の一変形例に係るMOS型トランジスタの断面構造図である。図13及び図14は、図12で示すMOS型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第1の実施形態と同様の部分の説明及びその説明のための図面は省略する。
以下、図12乃至図14を用いて上記第1の実施形態の一変形例について説明する。図12は、第1の実施形態の一変形例に係るMOS型トランジスタの断面構造図である。図13及び図14は、図12で示すMOS型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第1の実施形態と同様の部分の説明及びその説明のための図面は省略する。
図12に示すように、ゲート電極34上にコンタクト孔46が形成される。さらに、このコンタクト孔46内に導電材が埋め込まれコンタクト47が形成される。上記コンタクト47は、ゲート電極34と例えば周辺回路等とを電気的に接続するために形成される。
上記のように、コンタクト47が形成されるゲート電極の側壁部の上部にはシリコン窒化膜38が形成されている。従って、ゲート電極の側壁部のTEOS膜37がエッチングされ、ゲート電極の側壁部が露出されるのを防止できる。その結果、MOS型トランジスタの側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
上記変形例1は、ゲート電極とソース領域/ドレイン領域となるN+型不純物拡散領域とを接続するシェアードコンタクト45を形成する場合の一変形例である。従って、一方のゲート電極側壁部に形成される絶縁膜が問題となる。
これに対して、この変形例2では、ゲート電極34上にコンタクト47を形成するため、両方のゲート電極側壁部に形成される絶縁膜が問題となる。しかし上記のように、コンタクト47が形成されるいずれのゲート電極側壁部にもライナーSiN膜55が形成されている。
従って、この変形例2のような構成によれば、コンタクト孔を形成する際に多少のマスクずれがあっても、側壁スペーサが膜減りすることが無い。そのため、側壁スペーサの信頼性を向上することが出来る。
次に図13及び図14用いて図12で示したMOS型トランジスタの製造工程の一例を説明する。
まず図13に示すように、層間絶縁膜43のシリサイド層41上に、例えばRIE法によりコンタクト孔46を形成する。
次に図14に示すように、上記コンタクト孔46内に例えばCVD法によりアルミニウム等のコンタクト47を形成する。以上の工程によって、図12で示したMOS型トランジスタを製造することが出来る。
上記図13に示すように、例えばRIE法により層間絶縁膜43中に、コンタクト孔44を形成する。この工程において、多少のマスクずれ等があった場合であっても、TEOS膜37の上にはシリコン窒化膜38が形成されているため、ゲート電極側壁部のTEOS膜37がエッチングされ、ゲート電極の側壁部が露出されるのを防止出来る。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
また、一般的にゲート電極34の幅は最小加工寸法となる。従って、上記コンタクト孔46を形成する工程において、このコンタクト孔46の幅を最小加工寸法より大きくした場合であっても、上記のようにTEOS膜37が後退することはない。その結果、コンタクト孔46の幅を最小加工寸法よりも大きくすることも可能である。
[第2の実施形態]
以下、図15乃至図18を用いてこの発明の第2の実施形態係る半導体装置及びその製造方法について説明する。図15は、第2の実施形態に係るMOS型トランジスタの断面構造図である。図16乃至図18は、図15で示すMOS型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第1の実施形態と同様の部分の説明及びその説明のための図面は省略する。
以下、図15乃至図18を用いてこの発明の第2の実施形態係る半導体装置及びその製造方法について説明する。図15は、第2の実施形態に係るMOS型トランジスタの断面構造図である。図16乃至図18は、図15で示すMOS型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第1の実施形態と同様の部分の説明及びその説明のための図面は省略する。
図15に示すように、ゲート電極側壁スペーサは、ゲート電極34の側から順次、TEOS膜37及びシリコン窒素膜38の二層により形成される。上記TEOS膜37は、N型不純物拡散領域35上に、ゲート電極34の側壁部に接して形成される。このTEOS膜37の上部は、上記ゲート電極の上面よりも低い位置まで形成されている。
シリコン窒化膜38は、上記TEOS膜37の上部における上記ゲート電極34の側壁から、上記TEOS膜37におけるゲート電極34の側壁に接する側面の裏面側、及びN型不純物拡散領域35上にわたって形成されている。
上記のように、ゲート電極側壁部の上部にはシリコン窒化膜38が形成されている。従って、ゲート電極側壁部の上部にはシリサイド層41が所望のゲート電極34上のみに形成され、シリサイド層41が異常に成長するということはない。その結果、所望のゲート電極34の抵抗値を得ることが出来る。そのため、このような構造を有する複数のMOS型トランジスタを形成する場合においも、ゲート電極の抵抗値のバラツキが発生することを防止することが出来る。
さらに、ゲート電極側壁スペーサはゲート電極34の側から順次、TEOS膜37及びシリコン窒素膜38の二層により形成される。従って、隣接するMOSトランジスタのピッチを低減することが出来る。さらに、シリコン窒化膜38の間に形成される層間絶縁膜43の成膜レートを一律に均一にすることが出来る。そのため、層間絶縁膜43に発生するボイドを低減することが出来る。
次に図16及び図18を用いて、図15で示したMOS型トランジスタの製造工程の一例を説明する。
図16に示すように第1の実施形態と同様の工程において、TEOS膜37、シリコン窒化膜38、及びTEOS膜39から構成されるゲート電極側壁スペーサを形成する。さらに、上記ゲート電極34及び上記スペーサをマスクとして、例えばイオン打ち込み法によりシリコン基板31中にN+型不純物拡散領域36を形成する。
次に図17に示すように、ライナーSiN膜55をストッパとして例えばウエットエッチングによってTEOS膜39を剥離させる。続いて、例えばサリサイド工程によりN+型不純物拡散領域36の上にシリサイド層40及びゲート電極34の上面のみにシリサイド層41を同時に形成する。
次に図18に示すように、例えばCVD法により、シリコン酸化膜32上、シリコン窒化膜38上、シリサイド膜40上、及びシリサイド膜41上にライナーSiN膜55を堆積形成する。続いて、例えばCVD法により、TEOS膜等を上記ライナーSiN膜55上に堆積形成することにより層間絶縁膜43を形成する。
上記TEOS膜38を除去する工程において、ライナーSiN膜55をストッパとして例えばウエットエッチングによってTEOS膜39を剥離させる。このようにTEOS膜39を剥離した後であっても、ゲート電極側壁部はシリコン窒化膜38により覆われている。従って、ゲート電極側壁部の上部におけるTEOS膜37が後退するのを防止できる。その結果、その後のサリサイド工程により、上記のようなゲート電極側壁部の上部において発生するシリサイドの異常成長を防止することが出来る。
さらに上記層間絶縁膜43を形成する工程において、例えばCVD法によりTEOS膜等を全面に堆積することにより層間絶縁膜43を形成する。この工程において、隣接するMOS型半導体装置のシリコン窒化膜38の間に形成される層間絶縁膜43は、上記シリコン窒化膜38の上に形成される。そのため層間絶縁膜43の成膜レートを一律に均一にすることが出来る。その結果、層間絶縁膜43に発生するボイドを低減することが出来る。
[変形例3]
以下、図19を用いて上記第2の実施形態の一変形例について説明する。図19は、第2の実施形態の一変形例に係るMOS型トランジスタの断面構造図である。尚、以下の説明において上記第1及び第2の実施形態と同様の部分の説明及びその説明のための図面は省略する。
以下、図19を用いて上記第2の実施形態の一変形例について説明する。図19は、第2の実施形態の一変形例に係るMOS型トランジスタの断面構造図である。尚、以下の説明において上記第1及び第2の実施形態と同様の部分の説明及びその説明のための図面は省略する。
図19に示すように、ゲート電極34と一方のN+型不純物拡散領域36を接続するようにシェアードコンタクト孔44が形成される。さらに、このシェアードコンタクト孔44内にシェアードコンタクト45が埋め込み形成される。このシェアードコンタクトは、ゲート電極34とソース領域/ドレイン領域となる一方のN+型不純物拡散領域36とを電気的に接続するために形成される。
上記のように、シェアードコンタクト45が形成される一方のゲート電極側壁部にはシリコン窒化膜38が形成されている。従って、ゲート電極側壁部21のTEOS膜37がエッチバックされることがない。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
次に図19に示したMOS型トランジスタの製造工程の一例について説明する。尚、図面においては第1の実施形態と同様であるので省略する。
まず、例えばRIE法により層間絶縁膜43中に、ライナーSiN膜55をストッパとしてシェアードコンタクト孔44を形成する。さらに、上記シェアードコンタクト孔44内に、例えばCVD法によりアルミニウム等のシェアードコンタクト45を形成する。以上の工程によって、図21で示したMOS型トランジスタを製造することが出来る。
上記のように、層間絶縁膜43中にライナーSiN膜55をストッパとしてシェアードコンタクト孔44を形成する。この工程において、一方のゲート電極側壁部の上部にはシリコン窒化膜38が形成されている。従って、ゲート電極側壁部のTEOS膜37がエッチバックされ、ゲート電極の側壁部が露出されるのを防止できる。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
[変形例4]
以下、図20を用いて上記第2の実施形態の一変形例について説明する。図20は、第2の実施形態の一変形例に係るMOS型トランジスタの断面構造図である。尚、以下の説明において上記第1及び第2の実施形態と同様の部分の説明及びその説明のための図面は省略する。
以下、図20を用いて上記第2の実施形態の一変形例について説明する。図20は、第2の実施形態の一変形例に係るMOS型トランジスタの断面構造図である。尚、以下の説明において上記第1及び第2の実施形態と同様の部分の説明及びその説明のための図面は省略する。
図20に示すように、ゲート電極34上にコンタクト孔46が形成される。さらに、このコンタクト孔46内にコンタクト47が埋め込み形成される。上記コンタクト47は、例えば周辺回路等に電気的に接続するために形成されるものである。
上記のように、コンタクト47が形成されるゲート電極側壁部にはシリコン窒化膜38が形成されている。従って、ゲート電極側壁部のエッチバックされることがない。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
次に図20で示したMOS型トランジスタの製造工程の一例を説明する。この説明のための図面は上記の実施形態と同様であるので省略する。
まず、シリサイド層41上に例えばRIE法により層間絶縁膜43中に、ライナーSiN膜55をストッパとしてコンタクト孔46を形成する。
次に、上記コンタクト孔46内に、例えばCVD法によりアルミニウム等のコンタクト47を形成する。以上の工程によって、図20で示したMOS型トランジスタを製造することが出来る。
上記のように、例えばRIE法により層間絶縁膜43中に、ライナーSiN膜55をストッパとしてコンタクト孔44を形成する。従って、ゲート電極側壁部にはシリコン窒化膜38が形成されている。そのため、上記コンタクト44を形成する工程において、ゲート電極側壁部のTEOS膜37がエッチバックされ、ゲート電極の側壁部が露出されるのを防止することが出来る。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
また、一般的にゲート電極34の幅は最小加工寸法となる。従って、上記コンタクト孔46を形成する工程において、このコンタクト孔46の幅を最小加工寸法より大きくした場合であっても、TEOS膜37がエッチバックされることはない。その結果、コンタクト孔46の幅を最小加工寸法よりも大きくすることも可能である。
以上に説明したように、この発明の一態様に係る半導体装置は、第1導電型の半導体基板31の主表面に形成される素子分離領域32と、前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜33と、前記ゲート酸化膜上に形成されるゲート電極34と、前記ゲート電極の側壁部に形成され、第1の酸化膜37と窒化膜38とを有する側壁スペーサと、前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第2導電型の低濃度の不純物拡散領域35と、前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域/ドレイン領域として働く第2導電型の高濃度の不純物拡散領域36と、前記高濃度の不純物拡散領域上に形成される第1のシリサイド層40と、前記ゲート電極上に形成される第2のシリサイド層41と、前記素子分離領域上,前記窒化膜上,前記第1のシリサイド層上,及び前記第2のシリサイド層上の全面に形成されるライナー窒化膜55と、前記ライナー窒化膜上に形成される層間絶縁膜43とを具備し、前記側壁スペーサの前記第1の酸化膜37は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、前記側壁スペーサの前記窒化膜38は、前記第1の酸化膜の上部における前記ゲート電極の側壁から、前記第1の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成されている。
さらに、この発明の一態様に係る半導体装置は、第1導電型の半導体基板31の主表面に形成される素子分離領域32と、前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜33と、前記ゲート酸化膜上に形成されるゲート電極34と、前記ゲート電極の側壁部に形成され、第1の酸化膜37と、第2の酸化膜39と、窒化膜39とを有する側壁スペーサと、前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第2導電型の低濃度の不純物拡散領域35と、前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域/ドレイン領域として働く第2導電型の高濃度の不純物拡散領域35と、前記高濃度の不純物拡散領域上に形成される第1のシリサイド層40と、前記ゲート電極上に形成される第2のシリサイド層41と、前記素子分離領域上、前記窒化膜上、前記第2の酸化膜上、前記第1のシリサイド層上,及び前記第2のシリサイド層上の全面に形成されるライナー窒化膜55と、前記ライナー窒化膜上に形成される層間絶縁膜43とを具備し、前記側壁スペーサの前記第1の酸化膜37は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、前記側壁スペーサの前記窒化膜38は、前記第1の酸化膜の上部における前記ゲート電極の側壁から、前記第1の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成され、前記側壁スペーサの前記第2の酸化膜39は、前記窒化膜における前記第1の酸化膜と対向する面側に形成されている。
さらに、この発明の望ましい一態様として、次のものがあげられる。
(1)前記第1の酸化膜37または前記第2の酸化膜39は、TEOS膜であること。
(2)前記窒化膜38は、シリコン窒化膜であること。
(3)前記層間絶縁膜は、TEOS膜を含むこと。
また、以上に説明したように、この発明の一態様に係る半導体装置の製造方法は、第1導電型の半導体基板31の主表面に素子分離領域32を形成する工程と、前記半導体基板の主表面上にゲート酸化膜材を形成する工程と、前記ゲート酸化膜材上にゲート電極材を形成する工程と、前記ゲート電極材を異方性エッチングし、ゲート電極を形成する工程と、ゲート電極34をマスクにして前記ゲート酸化膜材をエッチングし、ゲート酸化膜33を形成する工程と、前記ゲート電極33をマスクにして前記半導体基板中に第2導電型の不純物を導入し、第2導電型の低濃度の不純物拡散領域35を形成する工程と、前記ゲート電極上、前記素子分離領域上、及び前記低濃度の不純物拡散領域上の全面に第1の酸化膜51を形成する工程と、前記第1の酸化膜51をエッチバックして前記ゲート電極の側壁部に残存させる工程と、前記ゲート電極の側壁部に残存された前記第1の酸化膜51の上部を除去して、前記ゲート電極の上面よりも後退させる工程と、前記ゲート電極上、前記低濃度の不純物拡散領域上、素子分離領域上、及び残存されている前記第1の酸化膜上の全面に窒化膜52、及び第2の酸化膜53を堆積形成する工程と、前記窒化膜52及び前記第2の酸化膜53をエッチバックして前記ゲート電極の側壁部の上部及び前記第1の酸化膜37の側面に残存させ、側壁スペーサを形成する工程と、前記ゲート電極及び前記側壁スペーサをマスクとして、前記半導体基板中に第2導電型の不純物を導入し、高濃度の不純物拡散領域36を形成する工程と、前記高濃度の不純物拡散領域上に第1のシリサイド層40及び前記ゲート電極の上に第2のシリサイド層41を同時に形成する工程と、前記半導体基板の主表面上の全面にライナー窒化膜55を形成する工程と、前記ライナー窒化膜上の全面に層間絶縁膜43を形成する工程とを具備している。
さらに、この発明の望ましい一態様として、次のものがあげられる。
(1)前記高濃度の不純物拡散領域36を形成する工程の後に、前記第2の酸化膜39を除去する工程を更に具備すること。
(2)前記層間絶縁膜43を形成する工程の後に、前記層間絶縁膜における前記第1のシリサイド層40の一方、前記第2のシリサイド層41及び前記側壁スペーサの一方に対応する位置にコンタクト孔44を形成する工程と、前記コンタクト孔44内に導電材を埋め込み、シェアードコンタクト45を形成する工程とを更に具備すること。
(3)前記層間絶縁膜43を形成する工程の後に、前記第2のシリサイド層41上に対応する位置にコンタクト孔46を形成する工程と、前記コンタクト孔46内に導電材料を埋め込みコンタクト47を形成する工程とを更に具備すること。
(4)前記第1の絶縁膜37の上部を除去する工程は、ドライエッチングにより行うこと。
(5)前記第1の絶縁膜37の上部を除去する工程は、ウエットエッチングにより行うこと。
以上、第1,第2の実施形態、及びその変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
31…P型シリコン基板(半導体基板)、32…シリコン酸化膜(素子分離領域)、33…ゲート酸化膜、34…ゲート電極、35…N型不純物拡散領域、36…N+型不純物拡散領域、37…TEOS膜(第1の酸化膜)、38…シリコン窒素膜、39…TEOS膜(第1の酸化膜)、40,41…シリサイド層、43…層間絶縁膜、55…ライナーSiN膜。
Claims (5)
- 第1導電型の半導体基板の主表面に形成される素子分離領域と、
前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜と、
前記ゲート酸化膜上に形成されるゲート電極と、
前記ゲート電極の側壁部に形成され、第1の酸化膜と窒化膜とを有する側壁スペーサと、
前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第2導電型の低濃度の不純物拡散領域と、
前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域/ドレイン領域として働く第2導電型の高濃度の不純物拡散領域と、
前記高濃度の不純物拡散領域上に形成される第1のシリサイド層と、
前記ゲート電極上に形成される第2のシリサイド層と、
前記素子分離領域上,前記窒化膜上,前記第1のシリサイド層上,及び前記第2のシリサイド層上の全面に形成されるライナー窒化膜と、
前記ライナー窒化膜上に形成される層間絶縁膜とを具備し、
前記側壁スペーサの前記第1の酸化膜は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、
前記側壁スペーサの前記窒化膜は、前記第1の酸化膜の上部における前記ゲート電極の側壁から、前記第1の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成されること
を特徴とする半導体装置。 - 第1導電型の半導体基板の主表面に形成される素子分離領域と、
前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜と、
前記ゲート酸化膜上に形成されるゲート電極と、
前記ゲート電極の側壁部に形成され、第1の酸化膜と、第2の酸化膜と、窒化膜とを有する側壁スペーサと、
前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第2導電型の低濃度の不純物拡散領域と、
前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域/ドレイン領域として働く第2導電型の高濃度の不純物拡散領域と、
前記高濃度の不純物拡散領域上に形成される第1のシリサイド層と、
前記ゲート電極上に形成される第2のシリサイド層と、
前記素子分離領域上、前記窒化膜上、前記第2の酸化膜上、前記第1のシリサイド層上,及び前記第2のシリサイド層上の全面に形成されるライナー窒化膜と、
前記ライナー窒化膜上に形成される層間絶縁膜とを具備し、
前記側壁スペーサの前記第1の酸化膜は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、
前記側壁スペーサの前記窒化膜は、前記第1の酸化膜の上部における前記ゲート電極の側壁から、前記第1の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成され、
前記側壁スペーサの前記第2の酸化膜は、前記窒化膜における前記第1の酸化膜と対向する面側に形成されること
を特徴とする半導体装置。 - 前記層間絶縁膜における前記第2のシリサイド層上、前記側壁スペーサ上、及び一方の前記第1のシリサイド層上に対応する位置に形成され、前記第1のシリサイド層と第2のシリサイド層とを電気的に接続するシェアードコンタクトを更に具備すること
を特徴とする請求項1又は請求項2に記載の半導体装置。 - 前記層間絶縁膜における前記第2のシリサイド層上に対応する位置に形成されるコンタクトを更に具備すること
を特徴とする請求項1又は請求項2に記載の半導体装置。 - 第1導電型の半導体基板の主表面に素子分離領域を形成する工程と、
前記半導体基板の主表面上にゲート酸化膜材を形成する工程と、
前記ゲート酸化膜材上にゲート電極材を形成する工程と、
前記ゲート電極材を異方性エッチングし、ゲート電極を形成する工程と、
ゲート電極をマスクにして前記ゲート酸化膜材をエッチングし、ゲート酸化膜を形成する工程と、
前記ゲート電極をマスクにして前記半導体基板中に第2導電型の不純物を導入し、第2導電型の低濃度の不純物拡散領域を形成する工程と、
前記ゲート電極上、前記素子分離領域上、及び前記低濃度の不純物拡散領域上の全面に第1の酸化膜を形成する工程と、
前記第1の酸化膜をエッチバックして前記ゲート電極の側壁部に残存させる工程と、
前記ゲート電極の側壁部に残存された前記第1の酸化膜の上部を除去して、前記ゲート電極の上面よりも後退させる工程と、
前記ゲート電極上、前記低濃度の不純物拡散領域上、素子分離領域上、及び残存されている前記第1の酸化膜上の全面に窒化膜、及び第2の酸化膜を堆積形成する工程と、
前記窒化膜及び前記第2の酸化膜をエッチバックして前記ゲート電極の側壁部の上部及び前記第1の酸化膜の側面に残存させ、側壁スペーサを形成する工程と、
前記ゲート電極及び前記側壁スペーサをマスクとして、前記半導体基板中に第2導電型の不純物を導入し、高濃度の不純物拡散領域を形成する工程と、
前記高濃度の不純物拡散領域上に第1のシリサイド層及び前記ゲート電極の上に第2のシリサイド層を同時に形成する工程と、
前記半導体基板の主表面上の全面にライナー窒化膜を形成する工程と、
前記ライナー窒化膜上の全面に層間絶縁膜を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004030747A JP2005223196A (ja) | 2004-02-06 | 2004-02-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004030747A JP2005223196A (ja) | 2004-02-06 | 2004-02-06 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005223196A true JP2005223196A (ja) | 2005-08-18 |
Family
ID=34998575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004030747A Pending JP2005223196A (ja) | 2004-02-06 | 2004-02-06 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005223196A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100724565B1 (ko) * | 2005-07-25 | 2007-06-04 | 삼성전자주식회사 | 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들 |
JP2010067785A (ja) * | 2008-09-10 | 2010-03-25 | Panasonic Corp | 半導体装置及びその製造方法 |
KR20200096137A (ko) * | 2019-01-31 | 2020-08-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 게이트 스페이서 구조물들 및 이를 형성하기 위한 방법들 |
-
2004
- 2004-02-06 JP JP2004030747A patent/JP2005223196A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100724565B1 (ko) * | 2005-07-25 | 2007-06-04 | 삼성전자주식회사 | 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들 |
JP2010067785A (ja) * | 2008-09-10 | 2010-03-25 | Panasonic Corp | 半導体装置及びその製造方法 |
US8237205B2 (en) | 2008-09-10 | 2012-08-07 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
KR20200096137A (ko) * | 2019-01-31 | 2020-08-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 게이트 스페이서 구조물들 및 이를 형성하기 위한 방법들 |
US11437493B2 (en) | 2019-01-31 | 2022-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate spacer structures and methods for forming the same |
KR102448770B1 (ko) | 2019-01-31 | 2022-09-28 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 게이트 스페이서 구조물들 및 이를 형성하기 위한 방법들 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8294236B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
JP4446949B2 (ja) | エレベイテッドサリサイドソース/ドレイン領域の形成方法 | |
KR100847308B1 (ko) | 반도체 소자 및 그 제조 방법. | |
US9870951B2 (en) | Method of fabricating semiconductor structure with self-aligned spacers | |
US20060017111A1 (en) | Semiconductor device and method of fabricating the same | |
US11437272B2 (en) | Semiconductor device and method for fabricating the same | |
US20070145491A1 (en) | Semiconductor device and method of manufacture | |
JP2007027348A (ja) | 半導体装置及びその製造方法 | |
JP2007317796A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2010165907A (ja) | 半導体装置の製造方法 | |
JP2005353892A (ja) | 半導体基板、半導体装置及びその製造方法 | |
JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
US7202180B2 (en) | Methods of forming semiconductor devices using an etch stop layer | |
JP2005223196A (ja) | 半導体装置及びその製造方法 | |
JP2009027131A (ja) | 半導体装置およびその製造方法 | |
JP2007081347A (ja) | 半導体装置の製造方法 | |
JP4191203B2 (ja) | 半導体装置及びその製造方法 | |
JP2006310524A (ja) | 半導体装置およびその製造方法 | |
JP2012230993A (ja) | 半導体基板、半導体装置及びその製造方法 | |
KR101592505B1 (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
JP2009016754A (ja) | 半導体装置及びその製造方法 | |
JP2004165527A (ja) | 半導体装置および半導体装置の製造方法 | |
JPH1168094A (ja) | 半導体集積回路装置の製造方法 | |
KR100268927B1 (ko) | 반도체 소자 및 그 제조방법 | |
JP3966102B2 (ja) | 半導体装置の製造方法 |