KR20200096137A - 게이트 스페이서 구조물들 및 이를 형성하기 위한 방법들 - Google Patents

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쿠오-펭 유
밍-시 예
샤하지 비 모어
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Abstract

본 개시내용은 상단 표면 및 게이트 스택을 가지는 기판을 포함하는 반도체 디바이스에 관한 것이다. 게이트 스택은 기판 상의 게이트 유전체 층, 및 게이트 유전체 층 상의 게이트 전극을 포함한다. 반도체 디바이스는 또한, 멀티-스페이서 구조물을 포함한다. 멀티-스페이서는 게이트 스택의 측벽 상에서 형성된 제1 스페이서, 제2 스페이서, 및 제3 스페이서를 포함한다. 제2 스페이서는 제1 스페이서의 측벽 상에서 형성된 제1 부분, 및 기판의 상단 표면 상에서 형성된 제2 부분을 포함한다. 제2 스페이서의 제2 부분은 점진적으로 감소하는 제1 방향에서의 두께를 가진다. 제3 스페이서는 제2 스페이서의 제2 부분 상에서, 그리고 기판의 상단 표면 상에서 형성된다. 반도체 디바이스는 기판에서 형성된 소스/드레인 영역을 더 포함하고, 제3 스페이서의 부분은 소스/드레인 영역, 및 제2 스페이서의 제2 부분과 인접한다.

Description

게이트 스페이서 구조물들 및 이를 형성하기 위한 방법들{GATE SPACER STRUCTURES AND METHODS FOR FORMING THE SAME}
이 출원은 2019년 1월 31일자로 출원되었고 그 전체적으로 참조로 본원에 편입되는 "Gate Spacer Structures and Methods for Forming the Same"라는 명칭의 미국 특허 가출원 제62/799,453호의 이익을 주장한다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험하였다. IC 재료들 및 설계에서의 기술적인 진전들은 IC들의 세대들을 생성하였고, 여기서, 각각의 세대는 이전의 세대보다 더 작고 더 복잡한 회로들을 가진다. IC 진화의 도중에, 기능적인 밀도(예컨대, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가한 반면, 기하구조 크기(예컨대, 제조 프로세스를 이용하여 생성될 수 있는 가장 작은 컴포넌트 또는 라인)는 감소하였다. 이 스케일링 프로세스는 일반적으로, 생산 효율을 증가시키고 연관된 비용들을 저하시킴으로써 이익들을 제공한다.
본 개시내용의 양태들은 동반 도면들과 함께 판독될 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 보편적인 실무에 따르면, 다양한 특징부들은 축척에 맞게 그려진 것이 아니라는 것이 주목된다. 실제로, 다양한 특징부들의 치수들은 예시 및 논의의 명료함을 위하여 임의적으로 증가될 수도 있거나 감소될 수도 있다.
도 1은 일부 실시예들에 따른, 반도체 구조물의 등각투상도(isometric view)이다.
도 2 내지 도 8은 일부 실시예들에 따른, 다양한 부분적으로-형성된 반도체 구조물들의 단면도들이다.
도 9는 일부 실시예들에 따른, 반도체 구조물들에서의 멀티-스페이서(multi-spacer) 구조물들을 형성하는 예시적인 방법의 흐름도이다.
도 10은 본 개시내용의 일부 실시예들에 따른, 반도체 구조물들에서의 멀티-스페이서 구조물을 형성하는 예시적인 방법의 흐름도이다.
도 11은 일부 실시예들에 따라, 반도체 구조물 상에서 형성된 층간 유전체 층(ILD) 및 컨택 구조물들을 예시한다.
다음의 개시내용은 제공된 발명요지의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트(component)들 및 배열들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한하고 있는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서의 제2 특징부 상부에서의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수도 있고, 또한, 추가적인 특징부들이 제1 및 제2 특징부들 사이에 배치되어, 제1 및 제2 특징부들이 직접 접촉하지 않는 실시예들을 포함할 수도 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복시킬 수도 있다. 이 반복은 그 자체적으로, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 엘리먼트(element)(들) 또는 특징부(들)에 대한 하나의 엘리먼트 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90도 또는 다른 배향들로 회전)될 수도 있고, 본원에서 이용된 공간적으로 상대적인 기술자(descriptor)들은 이에 따라 마찬가지로 해독될 수도 있다.
본원에서 이용된 바와 같은 용어 "명목상(nominal)"은 희망된 값 초과 및/또는 미만인 값들의 범위와 함께, 제품 또는 프로세스의 설계 국면 동안에 설정된, 컴포넌트 또는 프로세스 동작을 위한 특성 또는 파라미터의 희망된 또는 타겟 값을 지칭한다. 값들의 범위는 전형적으로, 제조 프로세스들 또는 공차(tolerance)들에서의 사소한 변동들에 기인한다.
본원에서 이용된 바와 같은 용어들 "약" 및 "실질적으로"는 대상 반도체 디바이스와 연관된 특정한 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 표시한다. 일부 실시예들에서, 특정한 기술 노드에 기초하여, 용어들 "약" 및 "실질적으로"는 예를 들어, 값의 5 % 내에서(예컨대, 값의 ±1 %, ±2 %, ±3 %, ±4 %, ±5 %) 변동되는 주어진 수량의 값을 표시할 수 있다.
금속-옥사이드-반도체 전체 효과 트랜지스터(metal-oxide-semiconductor field effect transistor)("MOSFET")들과 같은 평면형 반도체 디바이스들은 다양한 기술 노드들을 통해 스케일 다운(scale down) 됨에 따라, 디바이스 밀도 및 속력을 증가시키기 위한 다른 접근법들이 진전되었다. 하나의 접근법은 기판으로부터 연장되는 핀-유사(fin-like) 채널의 형성을 포함하는 3 차원 FET인 핀 전계 효과 트랜지스터(fin field effect transistor)("finFET") 디바이스이다. finFET들은 기존의 상보형 금속-옥사이드-반도체(complementary metal-oxide-semiconductor; CMOS) 프로세스들과 양립가능하고, 그 3 차원 구조물은 게이트 제어를 유지하고 단 채널 효과(short channel effect)들을 완화시키면서, finFET들이 공격적으로 스케일링되는 것을 허용한다. 게이트 스택들은 반도체 디바이스의 전도성을 제어하기 위하여 평면형 및 3 차원 FET들에서 이용된다. finFET 디바이스를 위한 게이트 유전체 층 및 게이트 전극을 포함하는 게이트 스택(gate stack)은 폴리실리콘 희생 게이트 구조물(polysilicon sacrificial gate structure)이 금속 게이트 구조물에 의해 대체되는 게이트 대체 프로세스에 의해 형성될 수 있다. 하이-k(high-k) 유전체 층(예컨대, 약 3.9 초과의 유전 상수를 가지는 유전체 층)과 같은 게이트 유전체 층들은 채널과 게이트 전극 사이에 형성된다. 스페이서들은 예를 들어, 이온 주입(ion implantation), 게이트 대체 프로세스, 에피택셜 소스/드레인 구조물 형성, 및 다른 적당한 프로세스들과 같은 제조 프로세스들 동안에 게이트 구조물들을 보호하기 위하여 게이트 스택의 측벽들 상에서 배치될 수 있다. 그러나, 이 제조 프로세스들은 스페이서의 부분들을 통해 에칭할 수 있고 게이트 유전체 층의 부분들을 제거하는 것과 같은, 게이트 유전체 층에 대한 손상을 야기시킬 수 있는 다수의 에칭 및 세정 프로세스들을 종종 수반한다. 예를 들어, 실리콘 게르마늄(silicon germanium; SiGe) 루프 프로세스 동안에, 희석된 플루오린화수소산(hydrofluoric acid)과 같은 습식 화학적 에칭제는 스페이서들을 통해 에칭할 수 있고 게이트 유전체 층의 부분들을 제거할 수 있다. 손상된 게이트 유전체 층은 게이트 전극을 감소시킬 뿐만 아니라, 게이트 전극과 채널 사이에 형성된 공극(void)들은 낮은 디바이스 수율 및 심지어 디바이스 고장을 또한 초래할 수 있다.
위의 단점들을 해결하기 위하여, 본 개시내용은 게이트 유전체 층들과 같은 유전체 구조물들에 대한 손상을 감소시키고 및/또는 제거하기 위한 간단하고 비용-효과적인 구조물들 및 프로세스를 제공하기 위하여 반도체 디바이스 및 이를 제조하는 방법을 제공한다. 구체적으로, 멀티-스페이서 구조물은 습식 에칭제가 유전체 구조물들을 소비하고 하이-k 유전체 층과 같은 게이트 유전체 내로 침투하는 것을 회피하기 위하여 보호 밀봉부(protective seal)를 제공한다. 멀티-스페이서 구조물은 이에 의해, 게이트 유전체 층들을 에칭 및/또는 세정 프로세스들 시의 손상으로부터 방지할 수 있고, 이것은 궁극적으로, 디바이스 수율을 개선시키고 디바이스 고장을 감소시킨다.
본 개시내용에서 설명된 멀티-스페이서 구조물들은 (평면형 CMOS 디바이스들과 같은) 평면형 디바이스들 또는 (finFET들과 같은) 수직형 디바이스들 상에서 형성될 수 있다. 도 1은 멀티-스페이서 구조물들을 가지는 예시적인 핀 전계 효과 트랜지스터(finFET)들의 등각투상도이다. 도 2 내지 도 9는 일부 실시예들에 따라, 다양한 예시적인 반도체 구조물들, 및 멀티-스페이서 구조물들의 형성을 예시하는 제조 프로세스들을 제공한다. 본원에서 제공된 제조 프로세스들은 예시적이고, (대안적인 프로세스들이 이 도면들에서 도시되지 않지만) 이 개시내용에 따른 대안적인 프로세스들이 수행될 수 있다.
도 1은 일부 실시예들에 따른, finFET의 등각투상도이다. finFET(100)은 마이크로프로세서, 메모리 셀, 또는 다른 집적 회로 내에 포함될 수 있다. 도 1에서의 finFET(100)의 도면은 예시 목적들을 위하여 도시되고, 축척에 맞게 그려지지 않을 수도 있다. finFET(100)은 명료함을 위하여 도 1에서 예시되지 않은, 추가적인 스페이서들, 라이너 층(liner layer)들, 컨택 구조물(contact structure)들, 및 임의의 다른 적당한 구조물들과 같은 추가의 적당한 구조물들을 포함할 수도 있다.
finFET(100)은 기판(102) 상에서 형성될 수 있고, 핀 영역들(121) 및 S/D 영역들(106)을 가지는 핀 구조물(104), 핀 구조물들(104) 상에서 배치된 게이트 구조물들(108), 게이트 구조물들(108)의 각각의 대향 측부들 상에서 배치된 스페이서들(110), 및 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(112)을 포함할 수 있다. 도 1은 5 개의 게이트 구조물들(108)을 도시한다. 그러나, 본원에서의 개시내용에 기초하여, finFET(100)은 더 많거나 더 적은 게이트 구조물들을 가질 수 있다. 추가적으로, finFET(100)은 명료함을 위하여 생략되는 - S/D 컨택 구조물들, 게이트 컨택 구조물들, 전도성 비아(conductive via)들, 전도성 라인들, 유전체 층들, 및 패시베이션 층(passivation layer)들과 같은 - 다른 구조적 컴포넌트들의 이용을 통해 집적 회로 내로 편입될 수 있다.
기판(102)은 실리콘과 같은, 그러나 이것으로 제한되지는 않는 반도체 재료일 수 있다. 일부 실시예들에서, 기판(102)은 결정질(crystalline) 실리콘 기판(예컨대, 웨이퍼)을 포함한다. 일부 실시예들에서, 기판(102)은 (i) 게르마늄(germanium)과 같은 기본적인 반도체; (ii) 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide), 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; (iii) 실리콘 게르마늄 카바이드(silicon germanium carbide), 실리콘 게르마늄(silicon germanium), 갈륨 비소 포스파이드(gallium arsenic phosphide), 갈륨 인듐 포스파이드(gallium indium phosphide), 갈륨 인듐 비소(gallium indium arsenide), 갈륨 인듐 비소 포스파이드(gallium indium arsenic phosphide), 알루미늄 인듐 비소(aluminum indium arsenide), 및/또는 알루미늄 갈륨 비소(aluminum gallium arsenide)를 포함하는 합금 반도체; 또는 (iv) 그 조합을 포함한다. 또한, 기판(102)은 설계 요건들(예컨대, p-형 기판 또는 n-형 기판)에 따라 도핑될 수 있다. 일부 실시예들에서, 기판(102)은 p-형 도펀트(dopant)들(예컨대, 붕소(boron), 인듐(indium), 알루미늄(aluminum), 또는 갈륨(gallium)) 또는 p-형 도펀트들(예컨대, 인(phosphorus) 또는 비소(arsenic))로 도핑될 수 있다.
핀 구조물(104)은 finFET(100)의 전류-운반 구조물들을 표현하고, Y-축을 따라 그리고 게이트 구조물들(108)을 통해 횡단할 수 있다. 핀 구조물(104)은: (i) 게이트 구조물들(108) 하부에 놓이는 핀 영역들(121)의 부분들; 및 (ii) 게이트 구조물들(108)의 각각의 대향 측부들 상에서 형성되는 핀 영역들(121)의 부분들 상에서 배치된 S/D 영역들(106)을 포함할 수 있다. 게이트 구조물들(108) 하부의 핀 구조물(104)의 핀 영역들(121)의 부분들(도 1에서 도시되지 않음)은 STI 영역들(112) 위에서 연장될 수 있고, 게이트 구조물들(108)의 대응하는 하나에 의해 둘러질 수 있다. 게이트 구조물들(108)의 대향 측부들 상의 핀 영역들(121)은 S/D 영역들(106)이 핀 영역들(121)의 에칭백(etch back)된 부분들 상에서 에피택셜 성장(epitaxially grow)될 수 있도록 에칭백될 수 있다.
핀 구조물(104)의 핀 영역들(121)은 기판(102)과 유사한 재료를 포함할 수 있다. S/D 영역들(106)은 에피택셜-성장된 반도체 재료를 포함할 수 있다. 일부 실시예들에서, 에피택셜-성장된 반도체 재료는 기판(102)과 동일한 재료이다. 일부 실시예들에서, 에피택셜-성장된 반도체 재료는 기판(102)과 상이한 재료를 포함한다. 에피택셜-성장된 반도체 재료는: (i) 예를 들어, 게르마늄 또는 실리콘과 같은 반도체 재료; (ii) 예를 들어, 갈륨 아세나이드 및/또는 알루미늄 갈륨 아세나이드와 같은 화합물 반도체 재료; 또는 (iii) 예를 들어, 실리콘 게르마늄 및/또는 갈륨 아세나이드 포스파이드와 같은 반도체 합금을 포함할 수 있다. 핀 구조물(104)을 위한 다른 재료들은 이 개시내용의 범위 내에 있다.
일부 실시예들에서, S/D 영역들(106)은 (i) 예를 들어, 저압 CVD(low pressure CVD; LPCVD), 초고 진공 CVD(ultrahigh vacuum CVD; UHVCVD), 감압 CVD(reduced pressure CVD; RPCVD), 또는 적당한 CVD 프로세스에 의한 것과 같은 화학적 기상 퇴적(chemical vapor deposition; CVD); (ii) 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스들; (iii) 적당한 에피택셜 프로세스; 및/또는 (iv) 그 조합들에 의해 성장될 수 있다. 일부 실시예들에서, S/D 영역들(106)은 에피택셜 퇴적/부분적 에치 프로세스를 적어도 한 번 반복시키는 에피택셜 퇴적/부분적 에치 프로세스에 의해 성장될 수 있다. 이러한 반복된 퇴적/부분적인 에치 프로세스는 또한, "주기적 퇴적-에치(cyclic deposition-etch; CDE) 프로세스"로 칭해진다. 일부 실시예들에서, S/D 영역들(106)은 선택적인 에피택셜 성장(selective epitaxial growth; SEG)에 의해 성장될 수 있고, 여기서, 에칭 가스는 절연 재료(예컨대, STI 영역들(112)의 유전체 재료) 상에서가 아니라, 핀 구조물들의 노출된 표면들 상에서의 반도체 재료의 선택적인 성장을 촉진시키기 위하여 추가된다. S/D 영역들(106)을 에피택셜 성장시키기 위한 다른 방법들은 이 개시내용의 범위 내에 있다.
S/D 영역들(106)은 p-형 영역들 또는 n-형 영역들일 수 있다. 일부 실시예들에서, p-형 S/D 영역들(106)은 SiGe를 포함할 수 있고, 예를 들어, 붕소, 인듐, 또는 갈륨과 같은 p-형 도펀트(dopant)들을 이용하여 에피택셜 성장 프로세스 동안에 인-시츄(in-situ) 도핑될 수 있다. p-형 인-시츄 도핑을 위하여, 디보란(diborane)(B2H6), 붕소 트리플루라이드(boron trifluoride)(BF3), 및/또는 다른 p-형 도핑 전구체(doping precursor)들과 같은, 그러나 이것으로 제한되지는 않는 p-형 도핑 전구체들이 이용될 수 있다. 일부 실시예들에서, n-형 S/D 영역들(106)은 Si를 포함할 수 있고, 예를 들어, 인 또는 비소와 같은 n-형 도펀트들을 이용하여 에피택셜 성장 프로세스 동안에 인-시츄 도핑될 수 있다. n-형 인-시츄 도핑을 위하여, 포스파인(phosphine)(PH3), 아르신(arsine)(AsH3), 및/또는 다른 n-형 도핑 전구체와 같은, 그러나 이것으로 제한되지는 않는 n-형 도핑 전구체들이 이용될 수 있다. 일부 실시예들에서, S/D 영역들(106)은 인-시츄 도핑되지 않고, 이온 주입 프로세스는 S/D 영역들(106)을 도핑하기 위하여 수행된다.
스페이서(110)는 게이트 구조물(108)의 측벽들을 형성하고 유전체 층(118)과 접촉하는 스페이서 부분들(110a), 핀 구조물(104)의 측벽들을 형성하는 스페이서 부분들(110b), 및 STI 영역들(106) 상에서 보호 층들을 형성하는 스페이서 부분들(110c)을 포함할 수 있다. 스페이서들(110)은 또한, 하나를 초과하는 스페이서를 포함하는 멀티-스페이서 구조물일 수 있다. 본 개시내용에 따르면, 스페이서들(110)은 스페이서 부분들(110a)과 같은, 게이트 구조물(108)의 측벽들 상에서 형성된 제1 스페이서를 포함할 수 있다. 스페이서들(110)은 또한, 제1 스페이서 상에서 그리고 STI 영역(106) 상에서 형성된 제2 스페이서를 포함할 수 있다. 제2 스페이서는 수직 방향(예컨대, z 방향)으로 연장되는 상부 부분 및 수평 방향(예컨대, y 방향)으로 연장되는 하부 부분을 포함할 수 있다. 제2 스페이서의 하부 부분은 STI 영역(106)의 상단 표면 상에서 연장되는 웨지-형상(wedge-shaped) 구조물일 수 있다. 스페이서들(110)은 또한, 제2 스페이서 상에서 그리고 또한, STI 영역(106)의 상단 표면 상에서 제3 스페이서를 포함할 수 있다. 제2 및 제3 스페이서들 사이의 에치 선택성은 약 10 초과일 수 있고, 여기서, 제2 스페이서는 유전체 층(118)이 세정 및 에칭 프로세스들 동안에 손상되는 것을 방지하는 것과 같이, 습식 에칭제들이 유전체 구조물들을 소비하고 게이트 유전체 내로 침투하는 것을 회피하기 위하여 보호 밀봉부로서 이용될 수 있다. 제1, 제2, 및 제3 스페이서들은 스페이서들(110)로서 집합적으로 지칭될 수 있고, 단순화를 위하여 도 1에서 개별적으로 도시되지 않는다. 스페이서들(110)은 예를 들어, 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 로우-k(low-k) 재료, 또는 그 조합과 같은 절연 재료를 포함할 수 있다. 스페이서들(110)은 3.9 미만(예컨대, 3.5, 3, 또는 2.8 미만)인 유전 상수를 갖는 로우-k 재료를 가질 수 있다. 스페이서(110)는 하나 이상의 스페이서들을 포함하는 멀티-스페이서 구조물일 수 있다. 예를 들어, 스페이서(110)는 게이트 구조물들(108)의 측벽들 상에서 형성된 제1 스페이서, 및 제1 스페이서의 측벽들 상에서 그리고 또한, STI 영역들(106) 상에서 형성된 제2 스페이서를 포함할 수 있다. 스페이서(110)는 일부 실시예들에 따르면, 추가적인 스페이서들을 포함할 수 있다. 예를 들어, 스페이서(110)는 도 2 내지 도 9에서 이하에서 설명된 바와 같은 제1, 제2, 및 제3 스페이서들을 포함할 수 있다. 스페이서들(110)은 예를 들어, 원자층 퇴적(atomic layer deposition; ALD)과 같은 적당한 퇴적 프로세스들을 이용하여 형성될 수 있다. 일부 실시예들에서, 스페이서들(110)은 CVD, LPCVD, UHVCVD, RPCVD, 물리적 기상 퇴적(physical vapor deposition; PVD), 임의의 적당한 퇴적 프로세스들, 및/또는 그 조합들을 이용하여 퇴적될 수 있다. 스페이서들(110)을 위한 다른 재료들 및 두께들은 이 개시내용의 범위 내에 있다.
각각의 게이트 구조물(108)은 게이트 전극(116), 게이트 전극(116)에 인접하고 이와 접촉하는 유전체 층(118), 및 게이트 캡핑 층(gate capping layer)(120)을 포함할 수 있다. 게이트 구조물들(108)은 게이트 대체 프로세스에 의해 형성될 수 있다.
일부 실시예들에서, 유전체 층(118)은 하이-k 유전체 재료(예컨대, 약 3.9 초과의 유전 상수를 가지는 유전체 재료)를 이용하여 형성될 수 있다. 유전체 층(118)은 CVD, 원자층 퇴적(ALD), 물리적 기상 퇴적(PVD), 전자-빔 증발(e-beam evaporation), 또는 다른 적당한 프로세스들에 의해 형성될 수 있다. 일부 실시예들에서, 유전체 층(118)은 (i) 실리콘 옥사이드, 실리콘 나이트라이드, 및/또는 실리콘 옥시나이트라이드(silicon oxynitride)의 층, (ii) 예를 들어, 하프늄 옥사이드(hafnium oxide)(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 하이-k 유전체 재료, (iii) 리튬(lithium; Li), 베릴륨(beryllium; Be), 마그네슘(magnesium; Mg), 칼슘(calcium; Ca), 스트론튬(strontium; Sr), 스칸듐(scandium; Sc), 이트륨(yttrium; Y), 지르코늄(zirconium; Zr), 알루미늄(aluminum; Al), 란타늄(lanthanum; La), 세륨(cerium; Ce), 프라세오디뮴(praseodymium; Pr), 네오디뮴(neodymium; Nd), 사마륨(samarium; Sm), 유로퓸(europium; Eu), 가돌리늄(gadolinium; Gd), 터븀(terbium; Tb), 디스프로슘(dysprosium; Dy), 홀뮴(holmium; Ho), 어븀(erbium; Er), 툴륨(thulium; Tm), 이터븀(ytterbium; Yb), 또는 루테튬(lutetium; Lu)의 옥사이드들을 가지는 하이-k 유전체 재료, 또는 (iv) 그 조합을 포함할 수 있다. 하이-k 유전체 층들은 ALD 및/또는 다른 적당한 방법들에 의해 형성될 수 있다. 일부 실시예들에서, 유전체 층(118)은 단일 층 또는 절연 재료 층들의 스택을 포함할 수 있다. 유전체 층(118)을 위한 다른 재료들 및 형성 방법들은 이 개시내용의 범위 내에 있다. 예를 들어, 유전체 층(118)의 부분들은 STI 영역들(112)의 상단 표면과 같은 수평 표면들 상에서 형성된다. 도 1에서 가시적이지 않지만, 유전체 층(118)은 또한, 게이트 전극(116) 하부에 있는 핀 영역들(121)의 상단 및 측벽들 상에서 형성될 수 있다. 일부 실시예들에서, 유전체 층(118)은 또한, 도 1에서 도시된 바와 같이, 게이트 전극(116)의 측벽들과 스페이서 부분들(110a) 사이에 형성된다. 일부 실시예들에서, 유전체 층(118)은 약 1 nm 내지 약 5 nm의 범위인 두께(118t)를 가진다.
게이트 전극(116)은 게이트 일함수 금속 층(gate work function metal layer)(122) 및 게이트 금속 충전 층(gate metal fill layer)(124)을 포함할 수 있다. 일부 실시예들에서, 게이트 일함수 금속 층(122)은 유전체 층(118) 상에서 배치된다. 게이트 일함수 금속 층(122)은 단일 금속 층 또는 금속 층들의 스택을 포함할 수 있다. 금속 층들의 스택은 서로 유사하거나 서로 상이한 일함수들을 가지는 금속들을 포함할 수 있다. 일부 실시예들에서, 게이트 일함수 금속 층(122)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(titanium nitride; TiN), 탄탈륨 나이트라이드(tantalum nitride; TaN), 니켈 실리사이드(nickel silicide; NiSi), 코발트 실리사이드(cobalt silicide; CoSi), 은(Ag), 탄탈륨 카바이드(tantalum carbide; TaC), 탄탈륨 실리콘 나이트라이드(tantalum silicon nitride; TaSiN), 탄탈륨 탄소 나이트라이드(tantalum carbon nitride; TaCN), 티타늄 알루미늄(titanium aluminum; TiAl), 티타늄 알루미늄 나이트라이드(titanium aluminum nitride; TiAlN), 텅스텐 나이트라이드(tungsten nitride; WN), 금속 합금들, 및/또는 그 조합들을 포함할 수 있다. 게이트 일함수 금속 층(122)은 ALD, CVD, PVD, 도금(plating), 또는 그 조합들과 같은 적당한 프로세스를 이용하여 형성될 수 있다. 일부 실시예들에서, 게이트 일함수 금속 층(122)은 약 2 nm로부터 약 15 nm까지의 범위인 두께(122t)를 가진다. 게이트 일함수 금속 층(122)을 위한 다른 재료들, 형성 방법들, 및 두께들은 이 개시내용의 범위 내에 있다.
게이트 금속 충전 층(124)은 단일 금속 층 또는 금속 층들의 스택을 포함할 수 있다. 금속 층들의 스택은 서로 상이한 금속들을 포함할 수 있다. 일부 실시예들에서, 게이트 금속 충전 층(124)은 예를 들어, Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, 금속 합금들, 및/또는 그 조합들과 같은 적당한 전도성 재료를 포함할 수 있다. 게이트 금속 충전 층(124)은 ALD, PVD, CVD, 또는 다른 적당한 퇴적 프로세스에 의해 형성될 수 있다. 게이트 금속 충전 층(124)을 위한 다른 재료들 및 형성 방법들은 이 개시내용의 범위 내에 있다.
일부 실시예들에서, 게이트 캡핑 층(120)은 약 5 nm로부터 약 50 nm까지의 범위인 두께(120t)를 가질 수 있고, finFET(100)의 후속 프로세싱 동안에 게이트 구조물(108)을 보호하도록 구성될 수 있다. 게이트 캡핑 층(120)은 예를 들어, 실리콘 나이트라이드, 실리콘-풍부 나이트라이드(silicon-rich nitride), 및/또는 실리콘 옥시나이트라이드와 같은 나이트라이드 재료를 포함할 수 있다. 게이트 캡핑 층(120)을 위한 다른 재료들은 이 개시내용의 범위 내에 있다.
STI 영역들(112)은 기판(102)과 통합되거나 기판(102) 상으로 퇴적된 이웃하는 능동 및 수동 엘리먼트들(본원에서 예시되지 않음)로부터 finFET(100)까지의 전기적 격리를 제공할 수 있다. STI 영역들(112)은 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 불소-도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k 유전체 재료, 및/또는 다른 적당한 절연 재료와 같은 유전체 재료를 가질 수 있다. 일부 실시예들에서, STI 영역들(112)은 다층 구조물을 포함할 수 있다. 핀 구조물(104), S/D 영역들(106), 게이트 구조물들(108), 스페이서들(110), 및 STI 영역들(112)의 단면 형상들은 예시적이고, 제한하고 있는 것으로 의도되지 않는다.
도 2 내지 도 8은 일부 실시예들에 따라, 다양한 예시적인 반도체 구조물들, 및 멀티-스페이서 구조물들의 형성을 예시하는 제조 프로세스들을 제공한다. 멀티-스페이서 구조물들은 하이-k 게이트 유전체 층들과 같은 유전체 구조물들에 대한 손상을 감소시키고 및/또는 제거하는 이익을 제공할 수 있다. 제조 프로세스들은 평면형 반도체 디바이스들, 또는 finFET들과 같은 수직형 반도체 디바이스들을 형성하기 위하여 이용될 수 있다. 일부 실시예들에서, 도 2 내지 도 8에서 예시된 제조 프로세스들은 위의 도 1에서 설명된 finFET 구조물들과 유사한 반도체 구조물들을 형성하기 위하여 이용될 수 있다. 예를 들어, 도 7 내지 도 8에서 예시된 반도체 구조물은 도 1에서 예시된 절단부 A-A'로부터 관측된 바와 같은 finFET(100)과 유사할 수 있다.
도 2는 일부 실시예들에 따른, 기판 상부에 형성된 2 개의 이웃하는 게이트 구조물들(208)을 가지는 반도체 구조물(200)의 단면도이다. 기판은 핀 영역(221)을 포함할 수 있다. 각각의 게이트 구조물(208)은 게이트 유전체 층(218), 게이트 전극(216), 및 하드 마스크(hard mask)(220)를 포함한다. 하드 마스크(220)는 게이트 전극들(216) 및 게이트 유전체 층(218) 상부에 배치된 것으로 도시된다. 일부 실시예들에서, 하드 마스크(220)는 게이트 전극들(216)의 패턴화(patterning)를 정의하기 위하여 이용된다. 채널 영역들은 게이트 구조물들(208) 하부에 형성될 수 있다.
핀 영역(221)은 기판 상에서 형성된 전류-운반(current-carrying) 반도체 구조물들일 수 있다. 예를 들어, 핀 영역(221)은 위의 도 1에서 설명된 핀 영역(121)과 유사할 수 있다. 일부 실시예들에서, 핀 영역(221)은 예를 들어, 게르마늄, 실리콘, 실리콘 카바이드, 갈륨 아세나이드, 갈륨 포스파이드, 인듐 포스파이드, 인듐 아세나이드, 인듐 안티모나이드, 실리콘 게르마늄 카바이드, 실리콘 게르마늄, 갈륨 비소 포스파이드, 갈륨 인듐 포스파이드, 갈륨 인듐 아세나이드, 갈륨 인듐 비소 포스파이드, 알루미늄 인듐 아세나이드, 알루미늄 갈륨 아세나이드, 임의의 적당한 재료, 및/또는 그 조합들과 같은 반도체 재료를 포함할 수 있다. 일부 실시예들에서, 핀 영역(221)은 p-형 또는 n-형 도펀트들로 도핑될 수 있다.
게이트 유전체 층(218)은 핀 영역(221) 상에서 형성될 수 있고, 하이-k 유전체 재료를 이용하여 형성될 수 있다. 게이트 유전체 층(218)은 CVD, ALD, PVD, 전자-빔 증발, 또는 다른 적당한 프로세스들에 의해 퇴적될 수 있다. 일부 실시예들에서, 게이트 유전체 층(218)은 예를 들어, HfO2와 같은 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 층(218)은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2를 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 층(218)은 위의 도 1에서 설명된 유전체 층(118)과 유사할 수 있다.
게이트 전극(216)은 게이트 유전체 층(218) 상에서 형성될 수 있고, 단일 금속 층 또는 금속 층들의 스택을 포함할 수 있다. 게이트 구조물들(208)은 게이트 전극(216) 상에서 형성된 일함수 층들을 더 포함할 수 있고, 단순화를 위하여 도 2에서 예시되지 않는다. 금속 층들의 스택은 서로 유사하거나 서로 상이한 일함수들을 가지는 금속들을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(216)은 예를 들어, Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, Ag, TaC, TaSiN, TaCN, TiAl, TiAlN, WN, 금속 합금들, 및/또는 그 조합들과 같은 전도성 재료로 형성될 수 있다. 게이트 전극(216)은 ALD, CVD, PVD, 도금, 및/또는 그 조합들과 같은 적당한 퇴적 프로세스를 이용하여 형성될 수 있다. 게이트 전극(216)을 위한 다른 재료들 및 형성 방법들은 이 개시내용의 범위 내에 있다. 일부 실시예들에서, 게이트 전극(216)은 게이트 대체 프로세스를 이용하여 형성될 수 있고, 여기서, 폴리실리콘 게이트는 제거되고, 금속 게이트 전극은 제거된 폴리실리콘 게이트의 장소에서 형성된다.
하드 마스크(220)는 후속 프로세싱 동안에 게이트 구조물(208)을 보호하기 위하여 게이트 전극(216) 상에서 형성된다. 일부 실시예들에서, 하드 마스크(220)는 위의 도 1에서 설명된 게이트 캡핑 층(120)과 유사한 재료를 이용하여 형성될 수 있다. 예를 들어, 하드 마스크(220)는 예를 들어, 실리콘 나이트라이드, SiON, SiC, SiOC, SOG, 로우-k 막, TEOS, PE-옥사이드, HARP 형성된 옥사이드, 및/또는 그 조합들과 같은 임의의 적당한 캡핑 재료로 형성될 수 있다.
도 1에서 설명된 finFET(100)와 유사하게, 반도체 구조물(200)은 핀 영역들(221)이 STI 영역들로부터 돌출되는 기판 상에서 형성될 수 있다. STI 영역들은 도 2에서 예시된 반도체 구조물(200)의 단면도로부터 가시적이지 않지만, STI 영역들의 상단 표면은 설명의 용이함을 위하여 파선(222)에 의해 표현된다.
도 3은 일부 실시예들에 따른, 게이트 구조물들 상에서 형성된 제1 스페이서들을 예시하는 단면도이다. 제1 스페이서들(316)은 핀 영역들(221)에서 저농도-도핑된 드레인(lightly-doped drain; LDD) 영역을 형성하기 위하여 이용된 이온 주입 프로세스들과 같은 이온 주입 프로세스 동안에, 도펀트들이 게이트 구조물(208) 내로 주입되는 것을 방지하기 위하여 이용될 수 있다. 이와 같이, 제1 스페이서들(316)은 또한, "밀봉 스페이서들"로서 지칭될 수 있다. 도 3에서 도시된 바와 같이, 제1 스페이서들(316)은 게이트 구조물들(208)의 측벽들을 커버하고, 재료의 블랭킷 퇴적(blanket deposition)이 이방성으로(anisotropically) 에칭되어, 게이트 구조물들(208)의 측벽들을 따라 재료를 남기는 에치-백 기법을 이용하여 형성될 수 있다. 일부 실시예들에서, 퇴적 프로세스는 ALD 프로세스일 수 있다. 일부 실시예들에서, 퇴적 프로세스는 실질적으로 등각성(conformal) CVD 프로세스일 수 있다. 이방성 에칭(anisotropic etching) 프로세스는 퇴적된 재료의 부분들이 게이트 구조물들(208)의 측벽들 상에서 남아 있도록, 퇴적된 재료의 수평 부분들을 바람직하게 제거하기 위하여 추후에 이용될 수 있다. 일부 실시예들에서, 제1 스페이서들(316)은 실리콘 나이트라이드로 이루어질 수 있다. 일부 실시예들에서, 제1 스페이서들(316)은 실리콘 옥사이드, SiON, 임의의 적당한 유전체 재료, 및/또는 그 조합들과 같은 적당한 유전체 재료로 이루어질 수 있다. 다른 적용가능한 퇴적 프로세스들이 또한 이용될 수도 있다. 일부 실시예들에서, 수평 방향(예컨대, y-방향)을 따라 측정된 제1 스페이서(316)의 두께(316t)는 약 3 nm로부터 약 9 nm까지의 범위일 수 있다. 예를 들어, 두께(316t)는 약 3 nm 내지 약 5 nm 사이, 약 5 nm 내지 약 7 nm 사이, 또는 약 7 nm 내지 약 9 nm 사이일 수 있다. 일부 실시예들에서, 두께(316t)는 약 4 nm일 수 있다. 더 큰 두께(316t)는 제1 스페이서들(316)에 의해 커버된 구조물들을 위한 더 큰 보호를 제공할 수 있다.
도 4는 일부 실시예들에 따른, 반도체 구조물 상에서 형성된 제2 스페이서 재료를 예시하는 단면도이다. 제2 스페이서 재료(416)는 반도체 구조물(200) 상부에 블랭킷 퇴적된다. 예를 들어, 제2 스페이서 재료(416)는 게이트 구조물(208)의 상단 표면, 제1 스페이서들(316)의 상단 및 측벽 표면들, 및 핀 영역(221)의 상단 표면 상부에 형성된다. 일부 실시예들에서, 제2 스페이서 재료(416)는 수평 및 수직 표면들(예컨대, 각각 y-방향 및 z-방향에서의 표면들) 상에서 실질적으로 등각성으로 퇴적될 수 있다. 예를 들어, 퇴적된 제2 스페이서 재료(416)는 게이트 구조물(208)의 상단 표면 및 제1 스페이서들(316)의 측벽 표면 상에서 두께(416t)를 가진다. 일부 실시예들에서, 두께(416t)는 약 2 nm 내지 약 4 nm 사이일 수 있다. 예를 들어, 두께(416t)는 약 3 nm 내지 약 5 nm 사이, 약 5 nm 내지 약 7 nm 사이, 또는 약 7 nm 내지 약 9 nm 사이일 수 있다. 일부 실시예들에서, 두께(416t)는 약 4 nm일 수 있다. 더 큰 두께(416t)는 추후에 형성된 제2 스페이서에 의해 커버된 구조물들을 위한 더 큰 보호를 제공할 수 있다. 일부 실시예들에서, 후속 에칭 프로세스는 제2 스페이서 재료(416)의 두께들을 감소시킬 수 있다. 그러므로, 두께(416t)의 초기 값은 또한, 제거되어야 할 제2 스페이서 재료(416)의 양에 의해 결정될 수 있다. 일부 실시예들에서, 제2 스페이서 재료(416)는 제1 스페이서들(316)과는 상이한 유전체 재료로 이루어질 수 있다. 예를 들어, 제2 스페이서 재료(416)는 실리콘 옥사이드일 수 있고, 제1 스페이서들(316)은 실리콘 나이트라이드로 형성될 수 있다. 일부 실시예들에서, 제2 스페이서 재료(416)는 (예컨대, 약 10 초과인) 높은 종횡비(aspect ratio)의 개구부들에서 수 나노미터의 재료를 균일하게 퇴적할 수 있는 ALD와 같은, 실질적으로 등각성 퇴적 프로세스를 이용하여 퇴적될 수 있다. 일부 실시예들에서, 제2 스페이서 재료(416)는 임의의 적당한 퇴적 프로세스를 이용하여 퇴적될 수 있다.
도 5는 일부 실시예들에 따라, (도 4로부터의) 반도체 구조물(200) 상에서 수행된 에칭 프로세스(510)를 예시한다. 에칭 프로세스(510)는 제2 스페이서 재료(416)의 부분들을 제거하기 위하여 단일 에칭 프로세스 또는 다수의 에칭 프로세스들일 수 있다. 일부 실시예들에서, 에칭 프로세스(510)는 수평 방향(예컨대, y-방향)에서의 에칭 레이트(etching rate)보다 수직 방향(예컨대, z-방향)에서의 더 큰 에칭 레이트를 가지는 이방성(예컨대, 지향성) 에칭 프로세스일 수 있다. 일부 실시예들에서, 에칭 프로세스는 제1 스페이서들(316) 상부에서 제2 스페이서 재료(416)의 더 큰 에치 선택성을 가진다. 예를 들어, 에치 선택성은 약 30 초과일 수 있다. 일부 실시예들에서, 더 큰 에치 선택성이 이용될 수 있다. 예를 들어, 에치 선택성은 약 50일 수 있다. 일부 실시예들에서, 에치 선택성은 약 100일 수 있다. 일부 실시예들에서, 핀 영역(221) 위에 있는 상단 표면(512)에서의 제2 스페이서 재료(416)의 에칭 레이트는 하드 마스크(220) 위에 있는 상단 표면(514)에서의 에칭 레이트 미만일 수 있다. 일부 실시예들에서, 상단 표면(514)에서의 제2 스페이서의 에칭 레이트는 또한 변동될 수 있다. 예를 들어, 제2 스페이서 재료(416)의 코너 표면들(512c)에서의 제2 스페이서의 에칭 레이트는 인접한 코너 표면들(512c) 사이의 상단 표면(512)의 중심 영역에서 또는 그 근처에서의 에칭 레이트와 비교하여 더 작을 수 있다. 에칭 레이트들에서의 변동은 에칭제 이온들의 상이한 액세스가능성을 초래하는 구조적 밀도에서의 차이들에 기인한 상단 표면(512)에서의 에칭을 위한 것보다, 상단 표면(514)에서 제2 스페이서 재료를 에칭하기 위한 에칭제 이온들의 더 큰 농도에 기인할 수도 있다. 일부 실시예들에서, 에칭 프로세스는 플라즈마 에칭 프로세스일 수 있다. 일부 실시예들에서, 에칭 프로세스는 약 3 mTorr 내지 약 25 mTorr의 압력 하에서 수행된 바이어스된 에칭 프로세스(biased etching process)일 수 있다. 예를 들어, 압력은 약 3 mTorr 내지 약 15 mTorr 사이일 수 있다. 일부 실시예들에서, 압력은 약 15 mTorr 내지 약 25 mTorr 사이일 수 있다. 에칭 프로세스의 화학적 에칭제 유량(flow rate)은 약 5 sccm 내지 약 40 sccm일 수 있다. 예를 들어, 화학적 에칭제 유량은 약 5 sccm 내지 약 20 sccm 사이일 수 있다. 일부 실시예들에서, 화학적 에칭제 유량은 약 20 sccm 내지 약 40 sccm 사이일 수 있다. 일부 실시예들에서, 에칭 프로세스는 약 25 ℃ 내지 약 200 ℃의 온도에서, 약 50 W 내지 약 200 W의 전력, 약 30 V 내지 약 200 V의 바이어스 전압(bias voltage) 하에서 수행될 수 있다. 예를 들어, 전력은 약 50 W 내지 약 100 W 사이, 약 100 W 내지 약 200 W 사이, 및 다른 적당한 전력들일 수 있다. 일부 실시예들에서, 바이어스 전압은 약 30 V 내지 약 120 V 사이, 약 120 V 내지 약 200 V 사이, 또는 다른 적당한 바이어스 전압들일 수 있다. 일부 실시예들에서, 온도는 약 25 ℃ 내지 약 100 ℃ 사이, 약 100 ℃ 내지 약 150 ℃ 사이, 약 150 ℃ 내지 약 200 ℃ 사이, 또는 다른 적당한 온도들일 수 있다. 일부 실시예들에서, 탄소 테트라플루라이드(carbon tetrafluoride; CF4), 황 테트라플루라이드(sulfur tetrafluoride; SF4), 및/또는 질소 트리플루라이드(nitrogen trifluoride; NF3)와 같은 화학적 에칭제 가스는 수소(H2)와 혼합될 수 있다. 일부 실시예들에서, 화학적 에칭제 가스에 대한 수소의 혼합 비율은 약 0 내지 약 0.5 사이일 수 있다. 예를 들어, 혼합 비율은 약 0 내지 약 0.2 사이, 약 0.2 내지 약 0.4 사이, 또는 약 0.4 내지 약 0.5 사이일 수 있다. 일부 실시예들에서, 바이어스 전압을 증가시키는 것은 수직 방향(예컨대, z-방향)에서의 에칭 레이트를 증가시킬 수 있는 반면, 바이어스 전압을 감소시키는 것은 수평 방향(예컨대, y-방향)에서의 에칭 레이트를 증가시킬 수 있다.
도 6은 일부 실시예들에 따라, 반도체 구조물(200) 상에서 형성된 제2 스페이서를 예시한다. 일부 실시예들에서, 제2 스페이서(616)는 위의 도 5에 대하여 설명된 반도체 구조물(200) 상에서 에칭 프로세스를 수행한 후에 형성된다. 하단 코너들에서의 제2 스페이서 재료(416)의 에칭 레이트들에서의 변동은 수직 방향(예컨대, z-방향)으로 연장되고 제1 스페이서(316) 상에서 형성된 상부 부분(616a), 및 수평 방향(y-방향)으로 연장되고 핀 영역(221)의 상단 표면(604) 상에서 형성된 하부 부분(616b)을 가지는 제2 스페이서(616)를 형성할 수 있다. 제2 스페이서(616)의 상부 부분(616a)은 제1 스페이서(316)를 따라 실질적으로 등각성 두께를 가질 수 있다. 제2 스페이서의 하부 부분은 상단 표면(604)을 따라 연장되는 "웨지" 또는 "풋(foot)"의 형상일 수 있다. 구체적으로, 웨지-형상 하부 부분(616b)은 그것이 수평 방향(예컨대, y-방향)을 따라 게이트 구조물(208)로부터 멀어지도록 연장될 때에 점진적으로-감소하는 수직(예컨대, z-방향에서의) 두께를 가지는 구조물일 수 있다. 일부 실시예들에서, 제1 스페이서(316)는 제2 스페이서(616)에 의해 커버되고 보호된다. 예를 들어, 제2 스페이서(616)는 제1 스페이서(316)의 측벽들 상에서 형성된다. 일부 실시예들에서, 제2 스페이서(616)는 제1 스페이서(316)의 상단 표면들 및 하드 마스크(220)의 상단 표면들 상에서 형성되고, 이에 따라, 제2 스페이서(616)는 아래에 놓인 제1 스페이서(316)를 완전히 커버하고 보호한다. 제2 스페이서(616)의 웨지-형상 하부 부분(616b)은 습식 화학적 에칭 및 세정 프로세스들과 같은 후속 프로세싱에 대하여 제1 스페이서(316)의 하부 부분들의 추가적인 보호를 제공하고, 이것은 궁극적으로, 게이트 전극(216) 하부에, 그리고 인접한 제1 스페이서들(316) 사이에 형성되는 게이트 유전체 층(218)을 보호한다. 예를 들어, 세정 프로세스들은 피라니아(piranha)(예컨대, 1:4 비율인 H2SO4 및 H2O2의 혼합물)를 이용하는 잔류물 제거 세정 프로세스들일 수 있고, 이것은 또한, "카로산 세정(Caros acid cleaning)"으로서 지칭된다. 일부 실시예들에서, 이온 주입 프로세스들은 적당한 반도체 디바이스들을 위한 핀 영역들(221)에서 다양한 도핑된 웰(well)들 및/또는 영역들을 형성하기 위하여 제조 프로세스에서 이용된다. 이온 주입 프로세스들은 또한, 화학적 결합(chemical bond)들을 파괴할 수 있고, 산(acid)들 하에서의 증가된 에칭 레이트로 귀착될 수 있는 제1 스페이서(316) 및 게이트 유전체 층(218)에서의 결함들을 야기시킬 수 있다. 일부 실시예들에서, 아래에 놓인 게이트 유전체 층(218)을 추가로 보호하기 위하여, 제1 스페이서(316)는 또한, 제2 스페이서(616)와 유사한 형상을 가질 수 있다. 예를 들어, 제1 스페이서(316)는 또한, 핀 영역(221)의 상단 표면들을 따라 연장되는 하부 부분을 가질 수 있다. 제1 스페이서(316)의 하부 부분은 제2 스페이서(616)의 하부 부분(616b)과 유사할 수 있다.
도 7은 일부 실시예들에 따라, 반도체 구조물(200) 상에서 형성된 제3 스페이서 재료를 예시한다. 제3 스페이서 재료(716*)는 하드 마스크(220), 제2 스페이서(616), 및 핀 영역(221)의 상단 표면들과 같은, 반도체 구조물(200)의 노출된 표면들 상에서 퇴적된다. 일부 실시예들에서, 제3 스페이서 재료(716*)를 위한 퇴적 프로세스는 ALD 프로세스일 수 있다. 일부 실시예들에서, 퇴적 프로세스는 CVD, PVD, PECVD, 스퍼터링(sputtering), 증발(evaporation), 임의의 적당한 퇴적 프로세스들, 및/또는 그 조합들일 수 있다. 일부 실시예들에서, 제3 스페이서 재료(716*)는 실리콘 나이트라이드를 이용하여 형성될 수 있다. 일부 실시예들에서, 제3 스페이서 재료(716*)는 실리콘 옥사이드와 같은 임의의 적당한 재료를 이용하여 형성될 수 있다. 일부 실시예들에서, 제3 스페이서 재료(716*)는 로우-k 유전체 재료를 이용하여 형성될 수 있다.
도 8은 일부 실시예들에 따라, 반도체 구조물(200) 상에서 형성된 제3 스페이서들, 및 핀 영역들에서, 그리고 인접한 제3 스페이서들 사이에서 형성된 소스/드레인 영역들을 예시한다. 핀 영역들(221)의 상단 표면(604)의 부분은 대향하는 제2 스페이서들(616)이 형성된 후에 노출된다. 제3 스페이서들(716)은 제2 스페이서들(616)을 실질적으로 커버하기 위하여, 그리고 또한, 핀 영역들(221)의 노출된 표면들 상에서 형성될 수 있다. 예를 들어, 제3 스페이서들(716)은 핀 영역들(221)의 상단 표면들의 부분들과 물리적 접촉한다. 제3 스페이서들(716)은 게이트 구조물들(208) 상부로부터 제3 스페이서 재료(716*)를 제거하고 핀 영역(221)의 부분들을 노출시킴으로써 형성될 수 있다. 예를 들어, 에칭 프로세스는 나머지 제3 스페이서 재료(716*)가 제2 스페이서들(616)의 노출된 표면들을 커버하지만, 핀 영역들(221)의 표면들의 부분들을 노출시키도록, 제3 스페이서 재료(716*)의 부분들을 제거하기 위하여 추후에 수행된다. 예시적인 에칭 프로세스는 제3 스페이서 재료(716*) 위에 놓이는 포토레지스트 층을 형성하는 것, 포토레지스트를 패턴으로 노출시키는 것, 노출후 베이크(post-exposure bake) 프로세스를 수행하는 것, 및 레지스트를 포함하는 마스킹 엘리먼트를 형성하기 위하여 레지스트를 현상(develop)하는 것을 포함한다. 마스킹 엘리먼트에 의해 보호되지 않는 제3 스페이서 재료(716*)의 면적은 예를 들어, 반응성 이온 에칭(reactive ion etching; RIE) 프로세스 및/또는 임의의 다른 적당한 프로세스를 이용하여 에칭된다. 포토레지스트 층은 임의의 적당한 레지스트 박리(resist strip) 프로세스에 의해 추후에 제거된다. 제2 스페이서들(616)은 핀 영역(221)에서 리세스(recess)를 형성하는 다양한 제조 프로세스들 동안에 제3 스페이서들(716)에 의해 보호된다. 예를 들어, 다양한 제조 프로세스들은 세정 프로세스들, 습식 화학적 에칭 프로세스들, 건식 에칭 프로세스들, 이온 주입 프로세스들, 및 임의의 다른 적당한 제조 프로세스들을 포함할 수 있다. 제2 스페이서들(616)의 하부 부분들(616b)은 제3 스페이서들(716)과 핀 영역(221)의 상단 표면들 사이에 내장된다. 그러므로, 습식 화학적 에칭 프로세스로부터의 습식 화학적 에칭제들, 또는 건식 플라즈마 에칭 프로세스로부터의 이온들은 에칭 프로세스들 동안에 제2 스페이서(616)와 접촉하지 않을 것이다. 예를 들어, 게이트 유전체 층(218)은 핀 영역(221)에서 리세스들을 형성하기 위하여 이용된 에칭 프로세스 동안에 제1 및 제2 스페이서들(316 및 616)에 의해 보호될 수 있다. 일부 실시예들에서, 게이트 유전체 층(218)은 소스/드레인 영역들로부터의 옥사이드 제거 프로세스 동안에 제1 및 제2 스페이서들(316 및 616)에 의해 보호될 수 있다. 일부 실시예들에서, 제3 스페이서들(716)은, 제조 프로세스들 동안에 게이트 구조물들(208)에 대한 보호를 제공할 수 있고, 필요할 경우에, 추후에 제거될 수 있는 "더미 측벽 구조물(dummy sidewall structure)들"로서 지칭되는 희생 측벽 스페이서들일 수 있다.
소스/드레인 영역들은 제3 스페이서들(716)이 형성된 후에 핀 영역(221)에서 형성될 수 있다. 리세스는 제3 스페이서들(716)에 의해 보호되지 않는 핀 영역들(221)의 부분들을 제거함으로써 핀 영역들(221)에서 형성된다. 구체적으로, 프로세스의 형성 동안에, 제3 스페이서들(716)은 핀 영역(221)의 부분들이 에칭 프로세스로부터 보호되도록 하드 마스크로서 이용된다. 리세스의 수평(예컨대, y-방향에서의) 경계는 인접한 제3 스페이서들(716)에 자기-정렬(self-align)된다. 일부 실시예들에서, 리세스들은 그 하단들에서 각도형 또는 반구형 형상의 어느 하나를 가지도록 형성될 수도 있다. 리세스가 형성된 후에, 에피택셜 재료는 소스/드레인 영역들(718)을 형성하기 위하여 리세스에서 성장된다. 일부 실시예들에서, 하나 이상의 이온 주입 프로세스들은 소스/드레인 영역들(718)이 디바이스 설계에 기초하여, p-형 또는 n-형 도펀트들 중의 어느 하나로 도핑될 수 있도록 소스/드레인 영역들(718) 상에서 수행될 수 있다. 도 8은 에피택셜 재료가 소스/드레인 영역들(718)을 형성하기 위하여 리세스에서 성장되는 것을 도시한다. 일부 실시예들에서, 리세스들을 충전하는 에피택셜 재료는 실리콘-함유 재료(silicon-containing material)이다. 예를 들어, 소스/드레인 영역(718)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 일부 실시예들에서, 소스/드레인 영역(718)은 CVD, 저압 CVD(LPCVD), 초고 진공 CVD(UHVCVD), PECVD, 원격 플라즈마 CVD(RPCVD), 분자 빔 에피택시(MBE) 프로세스들, 임의의 적당한 에피택셜 프로세스, 및/또는 그 조합들에 의해 형성될 수 있다.
도 9는 일부 실시예들에 따른, 반도체 구조물(200) 상에서 형성된 멀티-스페이서 구조물 및 소스/드레인 영역들의 줌인 도면(zoomed-in view)이다. 제2 스페이서(616)의 상부 부분(616a)은 수직 방향(예컨대, z-방향)으로 연장되고, 제1 스페이서(316) 상에서 형성된다. 제2 스페이서(616)의 상부 부분(616a)은 제1 스페이서(316)를 따라 실질적으로 등각성 두께를 가질 수 있다. 상부 부분(616a)은 약 1 nm 내지 약 4 nm 사이의 두께(616t)를 가진다. 일부 실시예들에서, 두께(616t)는 약 1 nm 내지 약 2 nm 사이, 또는 약 2 nm 내지 약 4 nm 사이일 수 있다. 일부 실시예들에서, 두께(616t)는 약 2 nm, 약 3 nm, 또는 약 4 nm일 수 있다.
하부 부분(616b)은 수평 방향(예컨대, y-방향)으로 연장되고, 핀 영역(221) 상에서 형성된다. 하부 부분(616b)의 수평 길이 LF은 약 2 nm 내지 약 12 nm 사이의 범위일 수 있다. 일부 실시예들에서, 길이 LF은 약 2 nm 내지 약 4 nm 사이, 약 4 nm 내지 약 8 nm 사이, 또는 약 8 nm 내지 약 12 nm 사이일 수 있다. 추가적으로, 웨지-형상 하부 부분(616b)은 상부 부분(616b)과 인접하는 두꺼운 단부를 가질 수 있고, 얇은 단부로 가늘어진다. 예를 들어, 하부 부분(616b)은 그것이 수평 방향(예컨대, y-방향)을 따라 게이트 구조물(208)로부터 멀어지도록 연장될 때에 점진적으로-감소하는 수직 두께를 가질 수 있다. 그 가장 두꺼운 단부에서 측정된(예컨대, 파선(804)에서 측정된) 하부 부분(616b)의 높이 H1는 약 1 nm 내지 약 4 nm 사이일 수 있다. 길이 LF의 중점(LF의 길이의 절반)에서 측정된 하부 부분(616b)의 높이 H2는 약 0.5 nm 내지 약 3 nm 사이일 수 있다. 일부 실시예들에서, 두께(616t)의 최대 값 및 높이 H1은 하부 부분(616b)이 게이트 유전체 층(218)의 더 양호한 보호를 궁극적으로 제공하는 최대 초기 두께를 달성할 수 있도록, 서로 실질적으로 동일하다. 일부 실시예들에서, 두께(616t)와 길이 LF 사이의 비율은 약 0.5 내지 약 2 사이일 수 있고, 여기서, 비율의 더 큰 값은 하부 부분(616b)과 소스/드레인 영역(718) 사이의 더 큰 분리의 결과일 수 있다. 일부 실시예들에서, 소스/드레인 영역(718)과 게이트 구조물(208) 사이의 수평 거리 D는 기술 노드들에 기초하여 결정될 수 있다. 예를 들어, 거리 D는 약 9 nm 내지 약 15 nm 사이일 수 있다. 일부 실시예들에서, 거리 D는 약 9 nm 내지 약 12 nm 사이, 또는 약 12 nm 내지 약 15 nm 사이일 수 있다. 일부 실시예들에서, 거리 D는 약 10 nm일 수 있다. 하부 부분(616b)의 상단 표면과 핀 영역(221)의 상단 표면 사이의 각도
Figure pat00001
는 약 5° 내지 약 85° 사이일 수 있다. 일부 실시예들에서, 각도
Figure pat00002
는 약 5° 내지 약 30° 사이, 약 30° 내지 약 45° 사이, 약 45° 내지 약 60° 사이, 약 60° 내지 약 85° 사이, 또는 다른 적당한 각도들일 수 있다. 일부 실시예들에서, 더 큰 각도
Figure pat00003
는 높이 H1에 대한 더 큰 길이 LF 비율을 표시한다. 일부 실시예들에서, 제3 스페이서(716)의 부분(716a)은 핀 영역(221) 상에서(예컨대, 접촉하여) 형성되고, 하부 부분(616b)의 더 얇은 에지와 소스/드레인 영역(718) 사이에 위치결정된다. 다시 말해서, 제3 스페이서(716)의 부분(716a)은 소스/드레인 영역(718) 및 제2 스페이서(616)의 하부 부분(616b)과 인접한다. 핀 영역(221)에서 소스/드레인 영역(718)을 형성하지만, 부분(716a)은 제2 스페이서(616)의 하부 부분(616b)을 보호하므로, 제2 스페이서(616)의 부분들은 제조 프로세스에서 이용된 습식 화학물질들을 에칭하거나 세정하는 것에 노출되지 않는다. 소스/드레인 영역(718)의 형성 동안에, 제3 스페이서(716)가 과다-에칭되고 제3 스페이서(716)의 부분(716a)이 제거될 경우에, 제2 스페이서(616)의 하부 부분(616b)은 습식 화학물질들이 제1 스페이서(316) 또는 게이트 유전체 층(218)에 도달하는 것을 방지함으로써 추가적인 보호를 여전히 제공할 수 있다. 일부 실시예들에서, 소스/드레인 영역(718)과 하부 부분(616b) 사이에 형성되는 부분(716a)의 수평 길이 LD는 약 0.5 nm 이상일 수 있다. 임의의 후속 에칭 프로세스들에서 이용된 화학적 에칭제들은 임의의 아래에 놓인 재료를 액세스하기 위하여 부분(716a)에서 함유된 더 큰 양의 재료를 제거할 필요가 있으므로, 더 큰 LD는 아래에 놓인 스페이서 재료들 및 게이트 유전체 층(218)의 추가적인 보호를 제공할 수 있다. 추가적으로, 게이트 구조물(208)과 하부 부분(616b)의 얇은 단부 사이의 수평 거리 L은 약 5 nm 내지 약 8 nm 사이일 수 있다. 일부 실시예들에서, LD와 L 사이의 비율은 약 1:8 내지 약 1:3 사이의 범위일 수 있고, 여기서, 더 큰 비율은 하부 부분(616b)이 더 짧은 횡방향 치수를 가지는 것으로 귀착된다. 일부 실시예들에서, 거리 D와 길이 L(예컨대, 길이 LD) 사이의 차이, 또는 하부 부분(616b)과 소스/드레인 영역(718) 사이의 거리는 약 0.5 nm 초과일 수 있다. 예를 들어, 길이 LD는 약 0.5 nm 내지 약 1.5 nm 사이, 또는 약 1.5 nm 내지 약 2.5 nm 사이일 수 있다. 일부 실시예들에서, 길이 LD는 약 1 nm일 수 있다. 일부 실시예들에서, 길이 LD는 2.5 nm 초과일 수 있다.
일부 실시예들에서, 제3 스페이서(716)는 적당한 제거 프로세스들을 이용하는 소스/드레인 영역(718)의 형성 후에 제거될 수 있다. 인산(H3PO4)을 이용하는 것들과 같은 습식 화학적 에칭 프로세스들은 제3 스페이서(716)를 제거할 수 있고, 아래에 놓인 제2 스페이서들(616)을 노출시킬 수 있다. 일부 실시예들에서는, 건식 화학적 에칭 프로세스들이 이용될 수 있다. 예를 들어, 건식 화학적 에칭 프로세스는 수소 클로라이드(hydrogen chloride; HCl), 염소(Cl2), 다른 적당한 에칭 가스들, 및/또는 그 조합들 중의 적어도 하나를 포함하는 에칭 가스를 이용할 수 있다. 하부 부분(616b)은 제3 스페이서 제거 프로세스 동안에 게이트 유전체 층(218)의 추가적인 보호를 제공할 수 있고, 아래에 놓인 게이트 유전체 층(218)을 에칭 프로세스에 의해 침식되는 것으로부터 보호할 수 있다. 추가적인 층들 및 구조물들은 제3 스페이서(716)의 형성 후에 형성될 수 있다. 예를 들어, 층간 유전체 층(interlayer dielectric layer; ILD), 컨택들, 상호접속 층들, 및 다른 적당한 구조물들이 형성될 수 있다.
도 10은 본 개시내용의 일부 실시예들에 따른, 반도체 구조물들에서의 멀티-스페이서 구조물을 형성하는 예시적인 방법(1000)의 흐름도이다. 본원에서의 개시내용에 기초하여, 방법(1000)에서의 다른 동작들이 수행될 수 있다. 또한, 방법(1000)의 동작들은 상이한 순서로 수행될 수 있고 및/또는 변동될 수 있다.
동작(1002)에서, 게이트 스택들은 일부 실시예들에 따라, 기판 상에서 형성된다. 일부 실시예들에서, 게이트 스택들을 형성하는 것은 기판 상에서 형성된 게이트 유전체 층을 형성하는 것, 게이트 유전체 층 상에서 게이트 전극을 형성하는 것, 및 게이트 전극 상에서 하드 마스크를 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 기판은 기판 상에서 형성되는 주변 STI 영역들로부터 돌출되는 핀 영역들을 포함할 수 있고, 게이트 스택들은 핀 영역들 상에서 형성된다. 일부 실시예들에서, 게이트 유전체 층은 하이-k 유전체 층(예컨대, 3.9 초과의 유전 상수를 가지는 유전체 층들)일 수 있다. 예를 들어, 게이트 유전체 층은 HfO2로 형성될 수 있다. 일부 실시예들에서, 게이트 유전체 층은 ALD 프로세스를 이용하여 형성될 수 있다. 게이트 유전체 층, 게이트 전극, 및 하드 마스크의 예들은 각각 게이트 유전체 층(218), 게이트 전극(216), 및 하드 마스크(220)일 수 있고, 단순화를 위하여 여기에서 상세하게 추가로 설명되지 않는다.
동작(1004)에서, 제1 스페이서들은 일부 실시예들에 따라, 게이트 스택들의 측벽들 상에서 형성된다. 일부 실시예들에서, 제1 스페이서들은 실리콘 나이트라이드와 같은 유전체 재료로 이루어질 수 있다. 일부 실시예들에서, 제1 스페이서들은 실리콘 옥사이드, 스핀-온-유리(spin-on-glass), 실리콘 옥시나이트라이드, 실리콘 옥시카바이드(silicon oxycarbide), 실리콘 카바이드, FSG, 유기실리케이트(organosilicate), 로우-k 유전체 재료, 및/또는 다른 적당한 절연 재료를 이용하여 형성될 수 있다. 제1 스페이서들의 유전체 값은 약 1로부터 약 3.9까지의 범위일 수 있다. 예를 들어, 유전 상수는 약 3.9일 수 있다. 제1 스페이서들의 퇴적은 ALD, CVD, PVD, ALD, MBE, HDPCVD, MOCVD, RPCVD, PECVD, 다른 적당한 방법들, 또는 그 조합들과 같은 임의의 적당한 프로세스에 의해 수행될 수 있다. 일부 실시예들에서, 제1 스페이서들(예컨대, 밀봉 스페이서들)은 게이트 구조물들의 측부들을 커버한다. 일부 실시예들에서, 제1 스페이서들의 두께는 약 3 nm 내지 약 9 nm 사이일 수 있다. 예를 들어, 제1 스페이서들의 두께는 약 3 nm 내지 약 5 nm 사이, 약 5 nm 내지 약 7 nm 사이, 약 7 nm 내지 약 9 nm 사이일 수 있다. 일부 실시예들에서, 제1 스페이서들의 두께는 약 4 nm일 수 있다. 제1 스페이서들의 예들은 위의 도 3에서 설명된 제1 스페이서들(316)일 수 있다.
동작(1006)에서, 제2 스페이서 재료는 일부 실시예들에 따라 형성된다. 제2 스페이서를 형성하기 위한 유전체 재료는 반도체 구조물의 노출된 표면들 상에서 블랭킷 퇴적된다. 일부 실시예들에서, 제2 스페이서 재료는 실리콘 옥사이드이다. 일부 실시예들에서, 제2 스페이서 재료는 제1 스페이서들을 형성하는 재료와는 상이하다. 제2 스페이서 재료는 ALD 프로세스를 이용하여 퇴적될 수 있고, 실질적으로 등각성 두께를 가질 수 있다. 제2 스페이서 재료의 예들은 위의 도 4에서 설명된 제2 스페이서 재료(416)일 수 있다.
동작(1008)에서, 이방성 에칭 프로세스는 일부 실시예들에 따라, 하부 부분에서 웨지들을 갖는 제2 스페이서들을 형성하기 위하여 퇴적된 제2 스페이서 재료 상에서 수행된다. 에칭 프로세스는 퇴적된 제2 스페이서 재료의 부분들을 제거하기 위하여 단일 에칭 프로세스 또는 다수의 에칭 프로세스들일 수 있다. 일부 실시예들에서, 에칭 프로세스는 수평 방향(예컨대, y-방향)에서의 에칭 레이트보다 수직 방향(예컨대, z-방향)에서의 더 큰 에칭 레이트를 가지는 이방성(예컨대, 지향성) 에칭 프로세스일 수 있다. 제2 스페이서 재료의 에칭 레이트는 제1 스페이서가 기판에 인접하는 코너들에서 더 낮을 수 있고, 인접한 제1 스페이서들 사이의 중간에 있는 표면의 중심 영역 근처의 영역들에서 더 높을 수 있다. 코너들을 커버하는 제2 스페이서 재료와, 중심 영역들을 커버하는 제2 스페이서 재료 사이의 에칭 레이트들에서의 변동은, 각각이 제1 스페이서의 윤곽을 이루는 실질적으로 등각성 상부 부분, 및 기판의 상단 표면을 따라 연장되는 웨지-형상 하부 부분을 가지는 제2 스페이서들을 형성할 수 있다. 일부 실시예들에서, 에칭 프로세스는 3 mTorr 내지 약 25 mTorr의 압력 하에서 수행된 바이어스된 에칭 프로세스일 수 있다. 예를 들어, 압력은 약 3 mTorr 내지 약 15 mTorr 사이일 수 있다. 일부 실시예들에서, 압력은 약 15 mTorr 내지 약 25 mTorr 사이일 수 있다. 에칭 프로세스의 화학적 에칭제 유량은 약 5 sccm 내지 약 40 sccm일 수 있다. 예를 들어, 화학적 에칭제 유량은 약 5 sccm 내지 약 20 sccm 사이일 수 있다. 일부 실시예들에서, 화학적 에칭제 유량은 약 20 sccm 내지 약 40 sccm 사이일 수 있다. 일부 실시예들에서, 에칭 프로세스는 약 50 W 내지 약 200 W의 전력 하에서 수행될 수 있다. 예를 들어, 전력은 약 50 W 내지 약 100 W 사이, 약 100 W 내지 약 200 W 사이, 및 다른 적당한 전력들일 수 있다. 에칭 프로세스는 약 30 V 내지 약 200 V의 바이어스 전압에서 수행될 수 있다. 예를 들어, 바이어스 전압은 약 30 V 내지 약 120 V 사이, 약 120 V 내지 약 200 V 사이, 또는 다른 적당한 바이어스 전압들일 수 있다. 에칭 프로세스는 또한, 약 25 ℃ 내지 약 200 ℃의 온도에서 수행될 수 있다. 예를 들어, 온도는 약 25 ℃ 내지 약 100 ℃ 사이, 약 100 ℃ 내지 약 150 ℃ 사이, 약 150 ℃ 내지 약 200 ℃ 사이, 또는 다른 적당한 온도들일 수 있다. 일부 실시예들에서, CF4, SF4, 및/또는 NF3와 같은 화학적 에칭제 가스는 H2와 혼합될 수 있다. 일부 실시예들에서, 수소에 대한 화학적 에칭제 가스의 혼합 비율은 약 0 내지 약 0.5 사이일 수 있다. 예를 들어, 혼합 비율은 약 0 내지 약 0.2 사이, 약 0.2 내지 약 0.4 사이, 또는 약 0.4 내지 약 0.5 사이일 수 있다. 일부 실시예들에서, 바이어스 전압을 증가시키는 것은 수직 방향(예컨대, z-방향)에서의 에칭 레이트를 증가시킬 수 있는 반면, 바이어스 전압을 감소시키는 것은 수평 방향(예컨대, y-방향)에서의 에칭 레이트를 증가시킬 수 있다.
이방성 에칭 프로세스는 타이밍 지정된 에칭 프로세스(timed etching process)일 수 있고, 제2 스페이서들의 명목상 형상이 달성될 때까지 수행될 수 있다. 예를 들어, 에칭 프로세스는 제2 스페이서의 하부 부분의 명목상 수평 길이가 달성될 때까지 계속될 수 있다. 일부 실시예들에서, 단일 에칭 프로세스는 하부 단부 및 추후에 형성된 소스/드레인 구조물의 얇은 단부가 명목상 거리(예컨대, 약 0.5 nm 초과)에서 분리되도록 수행된다. 대안적으로, 다수의 에칭 프로세스들이 수행될 수 있고, 검사들은 명목상 거리가 달성되는지를 결정하기 위하여 각각의 에칭 프로세스 사이에서 수행된다. 에칭 프로세스는 하부 부분 및 추후에 형성된 소스/드레인 영역 사이의 명목상 거리에 도달할 때까지 계속된다.
동작(1010)에서, 제3 스페이서들은 일부 실시예들에 따라, 반도체 구조물 상에서 형성된다. 제3 스페이서들은 제2 스페이서들을 실질적으로 커버하기 위하여, 그리고 또한, 핀 영역들의 노출된 표면들 상에서 형성될 수 있다. 제3 스페이서들은 반도체 구조물들의 모든 노출된 표면들 상에서 제3 스페이서 재료를 블랭킷 퇴적함으로써 형성될 수 있고, 퇴적된 제3 스페이서 재료의 부분들을 제거하기 위하여 에칭 프로세스가 뒤따를 수 있다. 제2 스페이서들은 다양한 제조 프로세스들 동안에 제3 스페이서들에 의해 보호될 수 있다. 예를 들어, 다양한 제조 프로세스들은 세정 프로세스들, 습식 화학적 에칭 프로세스들, 건식 에칭 프로세스들, 이온 주입 프로세스들, 및 임의의 적당한 제조 프로세스들을 포함할 수 있다. 제3 스페이서들의 예들은 도 8에서 예시된 제3 스페이서들(716)일 수 있다.
동작(1012)에서, 소스/드레인 영역들은 기판에서, 그리고 제3 스페이서들 사이에 형성된다. 소스/드레인 영역들은 제3 스페이서들이 형성된 후에 기판에서 형성될 수 있다. 일부 실시예들에서, 소스/드레인 영역들은 기판 상의 핀 영역들에서 형성될 수 있다. 리세스는 인접한 제3 스페이서들에 의해 보호되지 않는 핀 영역들의 부분들을 제거함으로써 핀 영역들에서 형성된다. 리세스가 형성된 후에, 에피택셜 재료는 소스/드레인 영역들을 형성하기 위하여 리세스에서 성장된다. 일부 실시예들에서, 소스/드레인 영역들은 SiGe를 이용하여 형성될 수 있다. 일부 실시예들에서, 하나 이상의 이온 주입 프로세스들은 디바이스 설계에 기초하여 소스/드레인 영역들에서 p-형 또는 n-형 도펀트들을 주입하기 위하여 이용될 수 있다. 에피택셜 소스/드레인 영역들은 핀 영역의 상단 표면으로부터 돌출될 수 있다. 소스/드레인 영역은 CVD, LPCVD, UHVCVD, PECVD, RPCVD, MBE 프로세스들, 임의의 적당한 에피택셜 프로세스, 및/또는 그 조합들에 의해 형성될 수 있다. 소스/드레인 영역들의 예들은 도 8에서 설명된 소스/드레인 영역들(718)일 수 있다.
다른 적당한 구조물들은 스페이서들 및 소스/드레인 구조물들이 반도체 구조물에서 형성된 후에 형성될 수 있다. 도 11은 일부 실시예들에 따라, 반도체 구조물(200) 상에서 형성된 층간 유전체 층(ILD) 및 컨택 구조물들을 예시한다. ILD 층(1104)은 하드 마스크(220), 제1, 제2, 및 제3 스페이서들(316, 616, 및 716), 소스/드레인 영역들(718)의 노출된 표면들, 및 임의의 다른 노출된 표면들 상에서 형성될 수 있다. ILD 층(1104)은 로우-k 유전체 재료(예컨대, 약 3.9보다 더 낮은 유전 상수를 가지는 유전체 층)으로 형성될 수 있다. 예를 들어, ILD 층(1104)은 실리콘 옥사이드를 이용하여 형성될 수 있다. 일부 실시예들에서, ILD 층(1104)은 CVD, ALD, PVD, 유동가능한 CVD(flowable CVD; FCVD), 스퍼터링, 임의의 적당한 퇴적 프로세스, 및/또는 그 조합들을 이용하여 형성될 수 있다. 컨택들은 소스/드레인 영역들(718), 게이트 전극(216), 및 반도체 구조물(200) 위에서 형성된 주변 회로들과 같은 외부 회로부 사이의 전기적 컨택들을 확립하기 위하여 ILD(1104)에서 형성될 수 있다. 게이트 컨택들(1106)은 ILD(1104)에서 형성될 수 있고, 게이트 전극(220)과 물리적 접촉하도록 하드 마스크(220)를 통해 연장될 수 있다. 유사하게, 소스/드레인 컨택들(1108)은 ILD(1104)를 통해, 그리고 소스/드레인 영역들(718)과 물리적 접촉하도록 연장될 수 있다. 게이트 컨택들(1106) 및 소스/드레인 컨택들(1108)은 패턴화 및 에칭 프로세스에 의해 형성될 수 있다. 예를 들어, 개구부들은 게이트 전극(216) 및 소스/드레인 영역들(718)을 각각 노출시키기 위하여 ILD(1104)에서 형성될 수 있다. 퇴적 프로세스는 전기적 접속들이 행해질 수 있도록 형성된 개구부들에서 전도성 재료를 퇴적하기 위하여 수행될 수 있다. 퇴적 프로세스의 예들은 PVD, 스퍼터링, 전기도금(electroplating), 무전해 도금(electroless plating), 임의의 적당한 퇴적 프로세스, 및/또는 그 조합들일 수 있다. 평탄화 프로세스(planarization process)는 ILD(1104), 게이트 컨택들(1106), 및 소스/드레인 컨택들(1108)의 상단 표면들이 실질적으로 공동 평면(예컨대, 평평함)일 수 있도록, 퇴적 프로세스 후에 수행될 수 있다. 일부 실시예들에서, 게이트 컨택들(1106) 및 소스/드레인 컨택들(1108)은 텅스텐, 알루미늄, 코발트, 은, 임의의 적당한 전도성 재료, 및/또는 그 조합들을 이용하여 형성될 수 있다.
이 개시내용에 따른 다양한 실시예들은 게이트 유전체 층들과 같은 유전체 구조물들에 대한 손상을 감소시키고 및/또는 제거하기 위한 간단하고 비용-효과적인 구조물들 및 프로세스를 제공하기 위하여 반도체 디바이스 및 이를 제조하는 방법을 제공한다. 구체적으로, 멀티-스페이서 구조물은 습식 에칭제가 유전체 구조물들을 소비하고 하이-k 유전체 층과 같은 게이트 유전체 내로 침투하는 것을 회피하기 위하여 보호 밀봉부를 제공한다. 멀티-스페이서 구조물은 이에 의해, 게이트 유전체 층들을 에칭 및/또는 세정 프로세스들 시의 손상으로부터 방지할 수 있고, 이것은 궁극적으로, 디바이스 수율을 개선시키고 디바이스 고장을 감소시킨다.
멀티-스페이서 구조물은 게이트 스택의 측벽 상에서 형성된 제1 스페이서를 포함한다. 제1 스페이서는 실리콘 나이트라이드로 형성될 수 있고, 약 5 nm 내지 약 7 nm 사이의 두께까지 퇴적될 수 있다. 일부 실시예들에서, 제1 스페이서 두께는 약 3 nm 내지 약 9 nm 사이일 수 있다. 예를 들어, 두께는 약 3 nm 내지 약 5 nm 사이, 약 5 nm 내지 약 7 nm 사이, 또는 약 7 nm 내지 약 9 nm 사이일 수 있다. 일부 실시예들에서, 두께는 약 4 nm일 수 있다. 제1 스페이서는 또한, 밀봉 스페이서로서 지칭될 수 있다. 일부 실시예들에서, 제1 스페이서는 게이트 스택의 측벽을 따라 등각성 두께를 가진다. 제1 스페이서는 예를 들어, 등각성 두께를 갖는 박막을 생성할 수 있는 원자층 퇴적(ALD)과 같은 임의의 적당한 퇴적 프로세스들을 이용하여 퇴적될 수 있다. 일부 실시예들에서, 제1 스페이서는 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 및/또는 임의의 적당한 퇴적 프로세스들을 이용하여 퇴적될 수 있다.
멀티-스페이서 구조물은 또한, 수직 방향으로 연장되고 제1 스페이서 상에서 형성된 상부 부분, 및 수평 방향으로 연장되고 기판의 상단 표면 상에서 형성된 하부 부분을 가지는 제2 스페이서를 포함한다. 제2 스페이서의 상부 부분은 제1 스페이서를 따라 등각성 두께를 가질 수 있다. 제2 스페이서의 하부 부분은 제2 스페이서의 하부 부분이 게이트 스택으로부터 멀어지도록 연장될 때에 점진적으로-감소하는 수직 두께를 가지는 "풋"의 형상일 수 있다. 일부 실시예들에서, 제2 스페이서의 하부 부분의 두께는 약 0 nm 내지 약 4 nm 사이의 범위일 수 있다. 예를 들어, 하부 부분의 두께는 약 2 nm 내지 4 nm 사이일 수 있다. 일부 실시예들에서, 하부 부분의 가장 두꺼운 부분은 약 4 nm의 두께를 가질 수 있다. 일부 실시예들에서, 게이트 스택의 측벽과 게이트 스택으로부터 멀리 떨어진 하부 부분의 추가의 포인트 사이의 수평 거리 L은 게이트 스택과 에피택셜 소스/드레인 구조물 사이의 수평 분리 D 미만이다. 일부 실시예들에서, 수평 거리 L은 약 9 nm 내지 약 15 nm 사이의 범위일 수 있다. 일부 실시예들에서, 수평 거리 L은 약 12 nm일 수 있다. 일부 실시예들에서, 수평 거리 L은 약 9 nm 내지 약 12 nm 사이일 수 있다. 수평 거리 L은 상이한 기술 노드에 따라 변동될 수 있다. 일부 실시예들에서, L과 D 사이의 차이는 약 0.5 nm 이상일 수 있다. 예를 들어, 차이는 약 1 nm일 수 있다. 일부 실시예들에서, 차이는 약 3 nm일 수 있다. 일부 실시예들에서, 제2 스페이서는 ALD 프로세스와 같은 균일한 퇴적 기법을 이용하여 모든 노출된 표면들 상에서 제2 스페이서 재료의 층을 먼저 퇴적함으로써 형성될 수 있다. 일부 실시예들에서, 제2 스페이서 재료는 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 및/또는 임의의 적당한 퇴적 프로세스들을 이용하여 퇴적될 수 있다. 일부 실시예들에서, 제2 스페이서 재료는 ALD 프로세스를 이용하여 퇴적된 실리콘 옥사이드일 수 있다. 하나 이상의 후속 에칭 프로세스들은 퇴적된 제2 스페이서 재료 상에서 수행될 수 있다. 예를 들어, 실질적으로 이방성 건식 에칭 프로세스는 수평 표면들 상에서 퇴적되는 제2 스페이서 재료를 실질적으로 제거하기 위하여 수행될 수 있다. 하나 이상의 에칭 프로세스들이 퇴적된 제2 스페이서 재료 상에서 수행된 후에, 제2 스페이서의 상부 및 하부 부분들이 형성된다. 일부 실시예들에서, 하나의 이방성 에칭 프로세스는 제2 스페이서를 형성하기 위하여 이용된다. 일부 실시예들에서, 2 개 이상의 에칭 프로세스들은 제2 스페이서를 형성하기 위하여 이용된다. 에칭 프로세스들은 수평 거리 L과 수평 분리 D 사이의 차이가 약 0.5 nm 이상일 때까지 계속될 수 있다. 예를 들어, 수평 분리 D는 약 1 nm일 수 있다. 일부 실시예들에서, 수평 분리 D는 약 3 nm일 수 있다. 일부 실시예들에서, 에칭 프로세스들은 L과 D 사이의 차이가 약 0.5 nm 내지 약 3 nm 사이일 경우에 계속될 수 있다. 일부 실시예들에서, L과 D 사이의 차이는 약 0.5 nm 내지 약 1 nm 사이일 수 있다. 2 개 이상의 에칭 프로세스들은 등방성 및 이방성 에칭 프로세스들을 포함할 수 있다. 제2 스페이서, 특히, 그 하부 부분은 후속 에칭 및/또는 세정 프로세스들을 위한 에치 정지 층(etch stop layer)으로서 이용될 수 있어서, 내장된 게이트 유전체 층이 보호된다.
멀티-스페이서 구조물은 또한, 제2 스페이서 상에서 형성된 제3 스페이서를 포함할 수 있다. 제3 스페이서는 제2 스페이서의 양자의 상부 및 하부 부분들 상에서 형성될 수 있다. 일부 실시예들에서, 제3 스페이서는 기판의 상단 표면 상에서, 그리고 제2 스페이서의 하부 부분과 반도체 디바이스의 소스/드레인 영역 사이에 형성될 수 있다. 일부 실시예들에서, 제3 스페이서는 실리콘 나이트라이드를 이용하여 형성될 수 있고, ALD, CVD, PVD, 임의의 적당한 퇴적 프로세스들, 및/또는 그 조합들을 이용하여 퇴적될 수 있다.
다른 제조 프로세스들은 또한, 멀티-스페이서 구조물들을 포함하는 반도체 구조물 상에서 수행될 수 있다. 예를 들어, 리세스들은 소스/드레인 구조물들의 에피택셜 성장을 위하여 기판에서, 그리고 제3 스페이서에 인접하게 형성될 수 있다. 다른 디바이스들, 막들, 상호접속들은 또한, 적당한 퇴적 및 포토리소그래피(photolithography) 프로세스들을 이용하여 형성될 수 있다.
본 개시내용의 실시예들은 상단 표면 및 게이트 스택을 가지는 기판을 포함하는 반도체 디바이스를 포함한다. 게이트 스택은 기판 상의 게이트 유전체 층, 및 게이트 유전체 층 상의 게이트 전극을 포함한다. 반도체 디바이스는 또한, 멀티-스페이서 구조물을 포함한다. 멀티-스페이서는 게이트 스택의 측벽 상에서 형성된 제1 스페이서, 제2 스페이서, 및 제3 스페이서를 포함한다. 제2 스페이서는 제1 스페이서의 측벽 상에서 형성된 제1 부분, 및 기판의 상단 표면 상에서 형성된 제2 부분을 포함한다. 제2 스페이서의 제2 부분은 점진적으로 감소하는 제1 방향에서의 두께를 가진다. 제3 스페이서는 제2 스페이서의 제2 부분 상에서, 그리고 기판의 상단 표면과 접촉하도록 형성된다. 반도체 디바이스는 기판에서 형성된 소스/드레인 영역을 더 포함하고, 제3 스페이서의 부분은 소스/드레인 영역, 및 제2 스페이서의 제2 부분과 인접한다.
본 개시내용의 실시예들은 또한, 기판을 가지는 반도체 디바이스를 포함한다. 반도체 디바이스는 기판 상의 게이트 유전체 층 및 게이트 유전체 층 상의 게이트 전극을 가지는 게이트 스택을 포함한다. 반도체 디바이스는 또한, 기판에서의 소스/드레인 영역을 포함한다. 반도체 디바이스는 또한, 게이트 스택의 측벽 상에서 형성된 제1 스페이서, 및 제1 방향으로 연장되고 제1 스페이서의 측벽 상에서 형성된 제1 부분 및 제2 방향으로 연장되고 기판 상에서 형성된 제2 부분을 포함하는 제2 스페이서를 포함한다. 반도체 디바이스는 또한, 기판과 접촉하도록, 그리고 제2 스페이서의 제2 부분과 소스/드레인 영역 사이에 형성된 제3 스페이서를 포함한다.
본 개시내용의 실시예들은 반도체 디바이스를 형성하기 위한 방법을 더 포함한다. 방법은 기판을 형성하는 것, 및 기판 상에서 게이트 유전체 층을 퇴적하는 것을 포함한다. 방법은 또한, 게이트 유전체 층 상에서 게이트 전극을 형성하는 것, 및 게이트 유전체 층의 측벽들 및 게이트 전극 상에서 제1 스페이서를 형성하는 것을 포함한다. 방법은 제1 스페이서, 게이트 전극, 및 기판의 노출된 표면들 상에서 유전체 재료를 퇴적하는 것을 더 포함한다. 방법은 제2 스페이서를 형성하기 위하여 유전체 재료를 이방성으로 에칭하는 것을 더 포함한다. 제2 스페이서는 제1 방향으로 연장되고 제1 스페이서의 측벽 상에서 형성된 제1 부분, 및 제2 방향으로 연장되고 기판 상에서 형성된 제2 부분을 포함한다. 방법은 또한, 제2 스페이서 상에서 제3 스페이서를 형성하는 것, 및 기판에서 소스/드레인 영역을 형성하는 것을 포함한다. 제3 스페이서의 부분은 기판과 접촉하고, 제2 스페이서의 제2 부분과 소스/드레인 영역 사이에 있다.
개시내용의 요약서가 아닌, 상세한 설명 섹션은 청구항들을 해독하기 위하여 이용되도록 의도된 것이라는 것이 인식되어야 한다. 개시내용의 요약서 섹션은 고려된 전부가 아닌 하나 이상의 예시적인 실시예들을 기재할 수 있고, 이에 따라, 보충된 청구항들로 제한하고 있는 것으로 의도되지 않는다.
상기한 개시내용은 몇몇 실시형태들의 특징들의 개요를 기술하여, 당해 분야의 당업자들은 본 개시내용의 양태들을 더 양호하게 이해할 수도 있다. 당해 분야의 당업자들은 본원에서 도입된 실시예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수도 있다는 것을 인식할 것이다. 당해 분야의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 보충된 청구항들의 사상 및 범위로부터 이탈하지 않으면서, 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수도 있다는 것을 인지할 것이다.
실시예들
실시예 1. 반도체 디바이스로서,
상단 표면을 포함하는 기판;
게이트 스택 - 상기 게이트 스택은,
상기 기판 상의 게이트 유전체 층; 및
상기 게이트 유전체 층 상의 게이트 전극을 포함함 -;
멀티-스페이서 구조물(multi-spacer structure) - 상기 멀티-스페이서 구조물은,
상기 게이트 스택의 측벽 상에서 형성된 제1 스페이서;
상기 제1 스페이서의 측벽 상에서 형성된 제2 스페이서의 제1 부분 및 상기 기판의 상기 상단 표면 상에서 형성된 상기 제2 스페이서의 제2 부분을 포함하는 상기 제2 스페이서 - 상기 제2 스페이서의 상기 제2 부분은 점진적으로 감소하는 제1 방향에서의 두께를 가짐 -; 및
상기 제2 스페이서의 상기 제2 부분 상에서, 그리고 상기 기판의 상기 상단 표면과 접촉하게 형성된 제3 스페이서를 포함함 -; 및
상기 기판 내에 형성된 소스/드레인 영역 - 상기 제3 스페이서의 부분은 상기 소스/드레인 영역 및 상기 제2 스페이서의 상기 제2 부분과 인접함 -
을 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
제2 방향에서의 상기 제1 스페이서의 두께는 실질적으로 균일한 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 스페이서의 상기 두께는 약 3 nm 내지 약 9 nm 사이인 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제1 스페이서는 실리콘 나이트라이드(silicon nitride)를 포함하는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제2 스페이서는 실리콘 옥사이드(silicon oxide)를 포함하는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제2 스페이서의 상기 제1 부분은 약 1 nm 내지 약 4 nm 사이인 제2 방향에서의 두께를 가지는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제3 스페이서의 상기 부분은 상기 기판의 상기 상단 표면 상에서 형성되는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제2 스페이서의 상기 제2 부분의 상기 두께는 약 0 nm 내지 약 4 nm 사이인 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 제3 스페이서는 실리콘 나이트라이드를 포함하는 것인, 반도체 디바이스.
실시예 10. 실시예 1에 있어서,
상기 제2 스페이서의 상기 제2 부분과 상기 소스/드레인 영역 사이의 거리는 약 0.5 nm 초과인 것인, 반도체 디바이스.
실시예 11. 반도체 디바이스로서,
기판;
게이트 스택 - 상기 게이트 스택은,
상기 기판 상의 게이트 유전체 층; 및
상기 게이트 유전체 층 상의 게이트 전극을 포함함 -;
상기 기판 내의 소스/드레인 영역;
상기 게이트 스택의 측벽 상에서 형성된 제1 스페이서;
제2 스페이서 - 상기 제2 스페이서는,
제1 방향으로 연장되고 상기 제1 스페이서의 측벽 상에서 형성된 제1 부분; 및
제2 방향으로 연장되고 상기 기판 상에서 형성된 제2 부분을 포함함 -; 및
상기 기판 상에서 그리고 상기 기판과 접촉하게 형성된 제3 스페이서 - 상기 제3 스페이서는 상기 제2 스페이서의 상기 제2 부분과 상기 소스/드레인 영역 사이에 있음 -
를 포함하는, 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제3 스페이서는 상기 제2 스페이서의 상기 제2 부분 및 상기 소스/드레인 영역과 접촉하는 것인, 반도체 디바이스.
실시예 13. 실시예 11에 있어서,
상기 제1, 제2, 및 제3 스페이서들은 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 나이트라이드를 각각 포함하는 것인, 반도체 디바이스.
실시예 14. 실시예 11에 있어서,
상기 제2 스페이서의 상기 제1 부분은 약 1 nm 내지 약 4 nm 사이인 상기 제2 방향에서의 두께를 가지는 것인, 반도체 디바이스.
실시예 15. 실시예 11에 있어서,
상기 제2 스페이서의 상기 제2 부분은, 상기 제2 스페이서의 상기 제2 부분이 상기 게이트 스택으로부터 멀어지도록 연장될 때에 점진적으로 감소하는 수직 방향에서의 두께를 가지는 것인, 반도체 디바이스.
실시예 16. 반도체 디바이스를 형성하기 위한 방법으로서,
기판을 형성하는 단계;
상기 기판 상에서 게이트 유전체 층을 퇴적하는 단계;
상기 게이트 유전체 층 상에서 게이트 전극을 형성하는 단계;
상기 게이트 유전체 층의 측벽들 및 상기 게이트 전극 상에서 제1 스페이서를 형성하는 단계;
상기 제1 스페이서, 상기 게이트 전극, 및 상기 기판의 노출된 표면들 상에서 유전체 재료를 퇴적하는 단계;
제2 스페이서를 형성하기 위하여 상기 유전체 재료를 이방성으로 에칭하는 단계 - 상기 제2 스페이서는,
제1 방향으로 연장되고 상기 제1 스페이서의 측벽 상에서 형성된 제1 부분; 및
제2 방향으로 연장되고 상기 기판 상에서 형성된 제2 부분을 포함함 -;
상기 제2 스페이서 상에서 제3 스페이서를 형성하는 단계; 및
상기 기판에서 소스/드레인 영역을 형성하는 단계 - 상기 제3 스페이서의 부분은 상기 기판과 물리적 접촉하고, 상기 제2 스페이서의 상기 제2 부분과 상기 소스/드레인 영역 사이에 있음 -
를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 스페이서를 형성하는 단계는 원자층 퇴적(atomic layer deposition; ALD)을 이용하여 실리콘 나이트라이드를 퇴적하는 단계를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
실시예 18. 실시예 16에 있어서,
상기 유전체 재료를 퇴적하는 단계는 ALD를 이용하여 실리콘 옥사이드를 퇴적하는 단계를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
실시예 19. 실시예 16에 있어서,
상기 제3 스페이서를 형성하는 단계는 ALD를 이용하여 실리콘 나이트라이드를 퇴적하는 단계를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
실시예 20. 실시예 16에 있어서,
상기 유전체 재료를 이방성으로 에칭하는 단계는 수직 방향으로 상기 유전체 재료를 플라즈마 에칭하는 단계를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.

Claims (10)

  1. 반도체 디바이스로서,
    상단 표면을 포함하는 기판;
    게이트 스택 - 상기 게이트 스택은,
    상기 기판 상의 게이트 유전체 층; 및
    상기 게이트 유전체 층 상의 게이트 전극을 포함함 -;
    멀티-스페이서 구조물(multi-spacer structure) - 상기 멀티-스페이서 구조물은,
    상기 게이트 스택의 측벽 상에서 형성된 제1 스페이서;
    상기 제1 스페이서의 측벽 상에서 형성된 제2 스페이서의 제1 부분 및 상기 기판의 상기 상단 표면 상에서 형성된 상기 제2 스페이서의 제2 부분을 포함하는 상기 제2 스페이서 - 상기 제2 스페이서의 상기 제2 부분은 점진적으로 감소하는 제1 방향에서의 두께를 가짐 -; 및
    상기 제2 스페이서의 상기 제2 부분 상에서, 그리고 상기 기판의 상기 상단 표면과 접촉하게 형성된 제3 스페이서를 포함함 -; 및
    상기 기판 내에 형성된 소스/드레인 영역 - 상기 제3 스페이서의 부분은 상기 소스/드레인 영역 및 상기 제2 스페이서의 상기 제2 부분과 인접함 -
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    제2 방향에서의 상기 제1 스페이서의 두께는 균일한 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 스페이서는 실리콘 나이트라이드(silicon nitride)를 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제2 스페이서는 실리콘 옥사이드(silicon oxide)를 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제3 스페이서의 상기 부분은 상기 기판의 상기 상단 표면 상에서 형성되는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제3 스페이서는 실리콘 나이트라이드를 포함하는 것인, 반도체 디바이스.
  7. 반도체 디바이스로서,
    기판;
    게이트 스택 - 상기 게이트 스택은,
    상기 기판 상의 게이트 유전체 층; 및
    상기 게이트 유전체 층 상의 게이트 전극을 포함함 -;
    상기 기판 내의 소스/드레인 영역;
    상기 게이트 스택의 측벽 상에서 형성된 제1 스페이서;
    제2 스페이서 - 상기 제2 스페이서는,
    제1 방향으로 연장되고 상기 제1 스페이서의 측벽 상에서 형성된 제1 부분; 및
    제2 방향으로 연장되고 상기 기판 상에서 형성된 제2 부분을 포함함 -; 및
    상기 기판 상에서 그리고 상기 기판과 접촉하게 형성된 제3 스페이서 - 상기 제3 스페이서는 상기 제2 스페이서의 상기 제2 부분과 상기 소스/드레인 영역 사이에 있음 -
    를 포함하는, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제3 스페이서는 상기 제2 스페이서의 상기 제2 부분 및 상기 소스/드레인 영역과 접촉하는 것인, 반도체 디바이스.
  9. 제7항에 있어서,
    상기 제2 스페이서의 상기 제2 부분은, 상기 제2 스페이서의 상기 제2 부분이 상기 게이트 스택으로부터 멀어지도록 연장될 때에 점진적으로 감소하는 수직 방향에서의 두께를 가지는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 형성하기 위한 방법으로서,
    기판을 형성하는 단계;
    상기 기판 상에서 게이트 유전체 층을 퇴적하는 단계;
    상기 게이트 유전체 층 상에서 게이트 전극을 형성하는 단계;
    상기 게이트 유전체 층의 측벽들 및 상기 게이트 전극 상에서 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서, 상기 게이트 전극, 및 상기 기판의 노출된 표면들 상에서 유전체 재료를 퇴적하는 단계;
    제2 스페이서를 형성하기 위하여 상기 유전체 재료를 이방성으로 에칭하는 단계 - 상기 제2 스페이서는,
    제1 방향으로 연장되고 상기 제1 스페이서의 측벽 상에서 형성된 제1 부분; 및
    제2 방향으로 연장되고 상기 기판 상에서 형성된 제2 부분을 포함함 -;
    상기 제2 스페이서 상에서 제3 스페이서를 형성하는 단계; 및
    상기 기판에서 소스/드레인 영역을 형성하는 단계 - 상기 제3 스페이서의 부분은 상기 기판과 물리적 접촉하고, 상기 제2 스페이서의 상기 제2 부분과 상기 소스/드레인 영역 사이에 있음 -
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
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