TW202044592A - 半導體元件及其形成方法 - Google Patents

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幸仁 萬
游國豐
葉明熙
沙哈吉Ｂ 摩爾
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Abstract

本揭示案關於一種半導體元件，其包含具有頂表面之基板以及閘極堆疊。閘極堆疊包含在基板上之閘極介電層及在閘極介電層上之閘電極。半導體元件亦包含多間隔物結構。多間隔物包含形成於閘極堆疊之側壁上的第一間隔物、第二間隔物，以及第三間隔物。第二間隔物包含形成在第一間隔物之側壁上的第一部分及形成在基板之頂表面上的第二部分。第二間隔物之第二部分具有在第一方向上逐漸減小的厚度。第三間隔物形成在第二間隔物之第二部分上及基板之頂表面上。半導體元件進一步包含形成在基板中之源極/汲極區域，且第三間隔物之一部分鄰接源極/汲極區域以及第二間隔物之第二部分。

Description

閘極間隔物結構及其形成方法
無
半導體積體電路(IC)行業已經歷了指數式增長。IC材料及設計之技術進步已產生了幾代IC，其中每一代具有比前一代更小且更複雜之電路。在IC發展過程中，功能密度（例如，每晶片面積的互連元件之數目）通常已增大，而幾何形狀大小（例如，可使用製造製程產生之最小部件或接線）已減小。此縮小製程通常藉由增大生產效率及降低相關聯成本而提供了益處。
無
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在以下描述中的第一特徵在第二特徵之上形成可包含其中第一特徵及第二特徵形成為直接接觸之實施例，且亦可包含其中可將額外特徵安置在第一特徵與第二特徵之間而使得第一特徵與第二特徵不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複本身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了便於描述，可在本文中使用諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所圖示之一個元件或特徵與另一（其他）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋設備在使用中或操作中之不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。
如本文中所使用，術語「標稱」代表在產品或製程之設計階段期間設定的部件或製程操作之特性或參數之期望值或目標值，以及高於及/或低於此期望值之值的範圍。值之範圍通常歸因於製造製程或容限之微小變化。
如本文中所使用，術語「約」及「大體上」指示可基於與所標的半導體元件相關聯之特定技術節點而變化的給定量之值。在一些實施例中，基於特定技術節點，術語「約」及「大體上」可指示在給定量之值的例如5%（例如，此值之±1%、±2%、±3%、±4%或±5%）內變化的此給定量之值。
隨著諸如金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistors, MOSFET）之平面半導體元件經由各種技術節點而縮小，已提出用以增大元件密度及速度之其他方法。一種方法為鰭片式場效電晶體(fin field effect transistor,  finFET)元件，其為包含形成自基板延伸之鰭片狀通道的三維FET。FinFET與習知互補金屬氧化物半導體（complementary metal-oxide-semiconductor, CMOS）製程相容，且其三維結構允許其在維持閘極控制及減輕短通道效應的同時積極地縮放。將閘極堆疊用在平面的及三維的FET中以控制半導體元件之導電性。可藉由替代閘極製程來形成用於finFET元件之包含閘極介電層及閘電極的閘極堆疊，其中以金屬閘極結構替代多晶矽犧牲閘極結構。諸如高k介電層（例如，具有大於約3.9之介電常數的介電層）的閘極介電層形成在通道與閘電極之間。可將間隔物安置在閘極堆疊之側壁上，以在製造製程（諸如，離子佈植、閘極替代製程、磊晶源極/汲極結構形成及其他適當製程）期間保護閘極結構。然而，此些製造製程通常涉及多個蝕刻及清潔製程，其可蝕刻穿過間隔物之部分並對閘極介電層造成損壞，諸如，移除了閘極介電層之部分。舉例而言，在矽鍺(SiGe)循環製程期間，濕式化學蝕刻劑（諸如，稀氫氟酸）可蝕刻穿過間隔物並移除閘極介電層之部分。受損之閘極介電層不僅降低了閘極控制，而且形成於閘電極與通道之間的孔隙亦可導致低的元件良率且甚至導致元件故障。
為了解決以上缺點，本揭示案提供一種半導體元件及其製造方法，以提供簡單且具成本效益之結構以及用於減少及/或消除對介電結構（諸如，閘極介電層）之損壞的製程。具體而言，多間隔物結構提供保護性密封，以避免濕式蝕刻劑消耗介電結構並滲透至閘極介電質（諸如，高k介電層）中。多間隔物結構可藉此防止閘極介電層在蝕刻及/或清潔製程中受損，此繼而提高了元件良率並減少了元件故障。
本揭示案中所描述之多間隔物結構可形成在平面元件（諸如，平面CMOS元件）或垂直元件（諸如，finFET）上。第1圖為具有多間隔物結構之例示性鰭片式場效電晶體(finFET)的立體視圖。第2圖至第9圖圖示根據一些實施例之多間隔物結構之形成的各種例示性半導體結構及製造製程。本文中所提供之製造製程為例示性的，且可執行根據本揭示案之替代製程（儘管其未在此些圖中示出）。
第1圖為根據一些實施例之finFET的立體視圖。FinFET 100可包含在微處理器、記憶體單元或其他積體電路中。出於說明目的示出第1圖中finFET 100之視圖且該視圖可能未按比例繪製。finFET 100可包含另外的適當結構，諸如，額外間隔物、內襯層、接觸結構，以及為了清楚而未在第1圖中示出之任何其他適當的結構。
finFET 100可形成在基板102上且可包含具有鰭片區域121及S/D區域106之鰭片結構104、安置在鰭片結構104上之閘極結構108、安置在閘極結構108中之每一者之相對側上的間隔物110，及淺溝槽隔離(shallow trench isolation, STI)區域112。第1圖示出五個閘極結構108。然而，基於本文揭示內容，finFET 100可具有更多或更少個閘極結構。另外，可經由使用其他結構部件（諸如，S/D接觸結構、閘極接觸結構、導電通孔、導電接線、介電層及鈍化層，為了清楚起見而將上述部件省略）將finFET 100併入積體電路中。
基板102可為半導體材料，諸如但不限於矽。在一些實施例中，基板102包含結晶矽基板（例如，晶圓）。在一些實施例中，基板102包含(i)元素半導體，諸如鍺；(ii)化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；(iii)合金半導體，包含矽鍺碳化物、矽鍺、鎵砷磷化物、鎵銦磷化物、鎵銦砷化物、鎵銦砷磷化物、鋁銦砷化物及/或鋁鎵砷化物；或(iv)其組合。另外，可視設計要求（例如，p型基板或n型基板）來摻雜基板102。在一些實施例中，基板102可摻雜有p型摻雜劑（例如，硼、銦、鋁或鎵）或n型摻雜劑（例如，磷或砷）。
鰭片結構104表示finFET 100之載流結構，且可沿Y軸行進並穿過閘極結構108。鰭片結構104可包含：(i)下伏於閘極結構108之鰭片區域121的部分；及(ii)安置在鰭片區域121之部分上的S/D區域106，此些鰭片區域121形成在閘極結構108中之每一者之相對側上。鰭片結構104之在閘極結構108下方的鰭片區域121之部分（第1圖中未示出）可在STI區域112上方延伸且可被閘極結構108中之對應者包裹。可回蝕閘極結構108之相對側上的鰭片區域121，以使得S/D區域106可磊晶生長在鰭片區域121之經回蝕部分上。
鰭片結構104之鰭片區域121可包含類似於基板102之材料。S/D區域106可包含磊晶生長之半導體材料。在一些實施例中，磊晶生長之半導體材料為與基板102相同的材料。在一些實施例中，磊晶生長之半導體材料包含與基板102不同的材料。磊晶生長之半導體材料可包含：(i)半導體材料，諸如，鍺或矽；(ii)化合物半導體材料，諸如，砷化鎵及/或鋁鎵砷化物；或(iii)半導體合金，諸如，矽鍺及/或鎵砷磷化物。用於鰭片結構104之其他材料亦在本揭示案之範疇內。
在一些實施例中，可藉由如下各製程來生長S/D區域106：(i)化學氣相沉積(hemical vapor deposition,CVD)，諸如，低壓CVD(low pressure, LPCVD)、超高真空CVD(ultrahigh vacuum, UHVCVD)、減壓CVD(reduced pressure, RPCVD)或適當的CVD製程；(ii)分子束磊晶(molecular beam epitaxy, MBE)製程；(iii)適當的磊晶製程；及/或(iv)其組合。在一些實施例中，可藉由磊晶沉積/部分蝕刻製程來生長S/D區域106，此磊晶沉積/部分蝕刻製程重複磊晶沉積/部分蝕刻製程至少一次。此重複的沉積/部分蝕刻製程亦稱為「循環沉積蝕刻(cyclic deposition-etch,CDE)製程」。在一些實施例中，可藉由選擇性磊晶生長(selective epitaxial growth,SEG)來生長S/D區域106，其中添加蝕刻氣體以促進半導體材料在鰭片結構之暴露表面上，而不在絕緣材料（例如，STI區域112之介電材料）上的選擇性生長。用於磊晶生長S/D區域106之其他方法在本揭示案之範疇內。
S/D區域106可為p型區域或n型區域。在一些實施例中，p型S/D區域106可包含SiGe，且可在磊晶生長製程期間使用p型摻雜劑（諸如，硼、銦或鎵）來原位摻雜此些p型S/D區域106。對於p型原位摻雜而言，可使用諸如但不限於二硼烷(B2 H6 )、三氟化硼(BF3 )之p型摻雜前驅物及/或其他p型摻雜前驅物。在一些實施例中，n型S/D區域106可包含Si，且可在磊晶生長製程期間使用n型摻雜劑（諸如例如，磷或砷）來原位摻雜此些n型S/D區域106。對於n型原位摻雜而言，可使用諸如但不限於磷化氫(PH3 )、胂(AsH3 )之n型摻雜前驅物及/或其他n型摻雜前驅物。在一些實施例中，S/D區域106未經原位摻雜，且執行離子佈植製程來摻雜S/D區域106。
間隔物110可包含形成閘極結構108之側壁且與介電層118接觸的間隔物部分110a、形成鰭片結構104之側壁的間隔物部分110b，及形成STI區域106上之保護層的間隔物部分110c。間隔物110亦可為包含一個以上間隔物之多間隔物結構。根據本揭示案，間隔物110可包含形成於閘極結構108之側壁上的第一間隔物，諸如，間隔物部分110a。間隔物110亦可包含形成在第一間隔物上及STI區域106上之第二間隔物。第二間隔物可包含在垂直方向（例如，z方向）上延伸之上部部分及在水平方向（例如，y方向）上延伸之下部部分。第二間隔物之下部部分可為在STI區域106之頂表面上延伸的楔形結構。間隔物110亦可包含在第二間隔物上且亦在STI區域106之頂表面上的第三間隔物。第二及第三間隔物之間的蝕刻選擇性可大於約10，其中第二間隔物可用作保護密封件以避免濕式蝕刻劑消耗介電結構並滲透至閘極介電質中，諸如，防止介電層118在清潔及蝕刻製程期間受損。第一、第二及第三間隔物可統稱為間隔物110且為了簡單起見而未在第1圖中個別地描繪。間隔物110可包含絕緣材料，諸如，氧化矽、氮化矽、低介電常數材料或其組合。間隔物110可具有低介電常數材料，此低介電常數材料具有小於3.9（例如，小於3.5、3或2.8）之介電常數。間隔物110可為包含一或更多個間隔物之多間隔物結構。舉例而言，間隔物110可包含形成於閘極結構108之側壁上的第一間隔物，及形成於第一間隔物之側壁上且亦形成於STI區域106上的第二間隔物。根據一些實施例，間隔物110可包含額外間隔物。舉例而言，間隔物110可包含如以下在第2圖至第9圖中所述之第一、第二及第三間隔物。可使用適當沉積製程（諸如例如，原子層沉積(atomic layer deposition, ALD)）形成間隔物110。在一些實施例中，可使用CVD、LPCVD、UHVCVD、RPCVD、物理氣相沉積(PVD)、任何適當的沉積製程及/或其組合來沉積間隔物110。用於間隔物110之其他材料及厚度在本揭示案之範疇內。
每一閘極結構108可包含閘電極116、與閘電極116相鄰並與其接觸之介電層118，及閘極封蓋層120。可藉由閘極替代製程形成閘極結構108。
在一些實施例中，可使用高k介電材料（諸如，具有大於約3.9之介電常數的介電材料）形成介電層118。可藉由CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、電子束蒸鍍或其他合適製程形成介電層118。在一些實施例中，介電層118可包含(i)一層氧化矽、氮化矽及/或氮氧化矽；(ii)高k介電材料，諸如，氧化鉿(HfO2 )、TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 ，(iii)具有鋰(Li)、鈹（Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)或鑥(Lu)之氧化物的高k介電材料；或(iv)其組合。可藉由ALD及/或其他適當方法形成高k介電層。在一些實施例中，介電層118可包含單層或絕緣材料層之堆疊。用於介電層118之其他材料及形成方法在本揭示案之範疇內。舉例而言，介電層118之部分形成在水平表面（諸如，STI區域112之頂表面）上。儘管在第1圖中不可見，但介電層118亦可形成於在閘電極116下方之鰭片區域121的頂部及側壁上。在一些實施例中，介電層118亦形成在閘電極116之側壁與間隔物部分110a之間，如第1圖中所示。在一些實施例中，介電層118可具有在約1 nm至約5 nm之範圍中的厚度118t。
閘電極116可包含閘極功函數金屬層122及閘極金屬填充層124。在一些實施例中，將閘極功函數金屬層122安置在介電層118上。閘極功函數金屬層122可包含單個金屬層或金屬層之堆疊。金屬層之堆疊可包含具有彼此類似或彼此不同之功函數的金屬。在一些實施例中，閘極功函數金屬層122可包含例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀(Ag)、碳化鉭(TaC)、鉭矽氮化物(TaSiN)、鉭碳氮化物(TaCN)、鈦鋁(TiAl)、鈦鋁氮化物(TiAlN)、氮化鎢(WN)、金屬合金及/或其組合。可使用諸如ALD、CVD、PVD、電鍍或其組合之適當製程形成閘極功函數金屬層122。在一些實施例中，閘極功函數金屬層122具有在約2 nm至約15 nm之範圍中的厚度122t。用於閘極功函數金屬層122之其他材料、形成方法及厚度在本揭示案之範疇內。
閘極金屬填充層124可包含單個金屬層或金屬層之堆疊。金屬層之堆疊可包含彼此不同的金屬。在一些實施例中，閘極金屬填充層124可包含適當的導電材料，諸如，Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金屬合金，及/或其組合。可藉由ALD、PVD、CVD或其他適當沉積製程形成閘極金屬填充層124。用於閘極金屬填充層124之其他材料及形成方法在本揭示案之範疇內。
在一些實施例中，閘極封蓋層120可具有在約5 nm至約50 nm之範圍中的厚度120t，且可用以在finFET 100之後續處理期間保護閘極結構108。閘極封蓋層120可包含氮化物材料，諸如，氮化矽、富含矽的氮化物，及/或氮氧化矽。用於閘極封蓋層120之其他材料在本揭示案之範疇內。
STI區域112可為finFET 100提供與相鄰的主動及被動元件（本文中未圖示）之電隔離，此些相鄰的主動及被動元件與基板102整合在一起或沉積至基板102上。STI區域112可具有介電材料，諸如，氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低k介電材料，及/或其他適當的絕緣材料。在一些實施例中，STI區域112可包含多層結構。鰭片結構104、S/D區域106、閘極結構108、間隔物110及STI區域112之橫截面形狀為說明性的且並不意欲為限制性的。
第2圖至第8圖圖示根據一些實施例之多間隔物結構之形成的各種例示性半導體結構及製造製程。多間隔物結構可提供減少及/或消除對介電結構（諸如，高k閘極介電層）之損壞的益處。此些製造製程可用以形成平面半導體元件或垂直半導體元件，諸如，finFET。在一些實施例中，第2圖至第8圖中所圖示之製造製程可用以形成類似於以上在第1圖中所述之finFET結構的半導體結構。舉例而言，當自第1圖中所圖示之截面A-A'觀察時，第7圖至第8圖中所圖示之半導體結構可類似於finFET 100。
第2圖為根據一些實施例之具有形成在基板之上的兩個相鄰閘極結構208之半導體結構200的橫截面圖。基板可包含鰭片區域221。每一閘極結構208包含閘極介電層218、閘電極216及硬遮罩220。將硬遮罩220示為安置在閘電極216及閘極介電層218之上。在一些實施例中，硬遮罩220用以定義閘電極216之圖案化。通道區域可形成在閘極結構208下方。
鰭片區域221可為形成於基板上之載流半導體結構。舉例而言，鰭片區域221可類似於以上在第1圖中所述之鰭片區域121。在一些實施例中，鰭片區域221可包含半導體材料，諸如，鍺、矽、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、矽鍺碳化物、矽鍺、鎵砷磷化物、鎵銦磷化物、鎵銦砷化物、鎵銦砷磷化物、鋁銦砷化物、鋁鎵砷化物、任何適當材料及/或其組合。在一些實施例中，鰭片區域221可摻雜有p型或n型摻雜劑。
閘極介電層218可形成在鰭片區域221上並使用高k介電材料形成。可藉由CVD、ALD、PVD、電子束蒸鍍或其他適當製程來沉積閘極介電層218。在一些實施例中，閘極介電層218可包含高k介電材料，諸如例如，HfO2 。在一些實施例中，閘極介電層218可包含TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 。在一些實施例中，閘極介電層218可類似於以上在第1圖中所述之介電層118。
閘電極216可形成在閘極介電層218上且可包含單個金屬層或金屬層之堆疊。閘極結構208可進一步包含功函數層，此些功函數層形成在閘電極216上且為了簡單起見未在第2圖中圖示。金屬層之堆疊可包含具有彼此類似或彼此不同之功函數的金屬。在一些實施例中，閘電極216可由導電材料形成，諸如，Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、Ag、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金屬合金及/或其組合。可使用諸如ALD、CVD、PVD、電鍍及/或其組合之適當沉積製程形成閘電極216。用於閘電極216之其他材料及形成方法在本揭示案之範疇內。在一些實施例中，可使用閘極替代製程來形成閘電極216，在此閘極替代製程中移除多晶矽閘極且形成金屬閘電極來替代經移除之多晶矽閘極。
硬遮罩220形成在閘電極216上以在後續處理期間保護閘極結構208。在一些實施例中，可使用與以上在第1圖中所述之閘極封蓋層120類似的材料形成硬遮罩220。舉例而言，硬遮罩220可由任何適當的封蓋材料形成，諸如例如，SiON、SiC、SiOC、SOG、低介電常數膜、TEOS、PE氧化物、HARP形成之氧化物及/或其組合。
類似於第1圖所述之finFET 100，半導體結構200可形成在其中鰭片區域221自STI區域突出之基板上。自第2圖中所圖示之半導體結構200的橫截面圖中無法見到STI區域，但為了便於描述，以虛線222來表示STI區域之頂表面。
第3圖為圖示根據一些實施例之形成在閘極結構上之第一間隔物的橫截面圖。第一間隔物316可用以防止摻雜劑在離子佈植製程（諸如，用以在鰭片區域221中形成輕微摻雜之汲極(lightly-doped drain, LDD)區域的離子佈植製程）期間被佈植至閘極結構208中。如此，第一間隔物316亦可稱作「密封間隔物」。如第3圖中所示，第一間隔物316覆蓋閘極結構208之側壁且可使用回蝕技術來形成，在回蝕技術中各向異性地蝕刻材料之毯覆沉積，從而沿閘極結構208之側壁留下此材料。在一些實施例中，沉積製程可為ALD製程。在一些實施例中，沉積製程可為大體上保形之CVD製程。可隨後使用各向異性蝕刻(anisotropic etching)製程以較佳地移除所沉積材料之水平部分，以使得所沉積材料之部分保留在閘極結構208之側壁上。在一些實施例中，第一間隔物316可由氮化矽製成。在一些實施例中，第一間隔物316可由適當的介電材料製成，諸如，氧化矽、SiON、任何適當的介電材料及/或其組合。亦可使用其他適用之沉積製程。在一些實施例中，沿水平方向（例如，y方向）量測的第一間隔物316之厚度316t可在自約3 nm至約9 nm之範圍中。舉例而言，厚度316t可在約3 nm至約5 nm之間、約5 nm至約7 nm之間、或約7 nm至約9 nm之間。在一些實施例中，厚度316t可為約4 nm。較大之厚度316t可為由第一間隔物316覆蓋之結構提供更多保護。
第4圖為圖示根據一些實施例之形成在半導體結構上的第二間隔物材料的橫截面圖。第二間隔物材料416毯覆沉積於半導體結構200之上。舉例而言，第二間隔物材料416形成在閘極結構208之頂表面、第一間隔物316之頂表面及側壁表面以及鰭片區域221之頂表面之上。在一些實施例中，第二間隔物材料416可大體上保形地沉積在水平及垂直表面（例如，分別在y方向及z方向上之表面）上。舉例而言，所沉積之第二間隔物材料416在閘極結構208之頂表面以及第一間隔物316之側壁表面上具有厚度416t。在一些實施例中，厚度416t可在約2 nm至約4 nm之間。舉例而言，厚度416t可在約3 nm至約5 nm之間、約5 nm至約7 nm之間、或約7 nm至約9 nm之間。在一些實施例中，厚度416t可為約4 nm。較大之厚度416t可為被隨後形成之第二間隔物所覆蓋的結構提供更多保護。在一些實施例中，後續蝕刻製程可減小第二間隔物材料416之厚度。因此，亦可藉由將移除之第二間隔物材料416的量來確定厚度416t之初始值。在一些實施例中，第二間隔物材料416可由不同於第一間隔物316之介電材料製成。舉例而言，第二間隔物材料416可為氧化矽，且第一間隔物316可由氮化矽形成。在一些實施例中，可使用大體上保形之沉積製程來沉積第二間隔物材料416，諸如，可在高深寬比（例如，大於約10）之開口中均勻地沉積幾奈米的材料之ALD。在一些實施例中，可使用任何適當的沉積製程來沉積第二間隔物材料416。
第5圖圖示根據一些實施例的在半導體結構200（來自第4圖）上執行之蝕刻製程510。蝕刻製程510可為用以移除第二間隔物材料416之部分的單個蝕刻製程或多個蝕刻製程。在一些實施例中，蝕刻製程510可為各向異性的（例如，定向的）蝕刻製程，其具有大於水平方向（例如，y方向）上的蝕刻速率的在垂直方向（例如，z方向）上的蝕刻速率。在一些實施例中，相比於第一間隔物316，此蝕刻製程具有對第二間隔物材料416之更大蝕刻選擇性。舉例而言，蝕刻選擇性可大於約30。在一些實施例中，可使用更大的蝕刻選擇性。舉例而言，蝕刻選擇性可為約50。在一些實施例中，蝕刻選擇性可為約100。在一些實施例中，第二間隔物材料416在頂表面512（其在鰭片區域221上方）處之蝕刻速率可小於其在頂表面514（其在硬遮罩220上方）處之蝕刻速率。在一些實施例中，第二間隔物在頂表面514處之蝕刻速率亦可變化。舉例而言，相比較於在相鄰拐角表面512c之間的頂表面512之中心區域處或在其附近處的蝕刻速率，第二間隔物在第二間隔物材料416之拐角表面512c處的蝕刻速率可較小。蝕刻速率之變化可能是由於在頂表面514處蝕刻第二間隔物材料之蝕刻劑離子的濃度大於在頂表面512處進行蝕刻之蝕刻劑離子的濃度，此是由於導致蝕刻劑離子的不同可及性(accessibility)的結構密度之差異。在一些實施例中，蝕刻製程可為電漿蝕刻製程。在一些實施例中，蝕刻製程可為在約3毫托至約25毫托之壓力下執行的偏壓蝕刻製程。舉例而言，此壓力可在約3毫托至約15毫托之間。在一些實施例中，壓力可在約15毫托至約25毫托之間。蝕刻製程之化學蝕刻劑流動速率可為約5 sccm至約40 sccm。舉例而言，化學蝕刻劑流動速率可在約5 sccm至約20 sccm之間。在一些實施例中，化學蝕刻劑流動速率可在約20 sccm至約40 sccm之間。在一些實施例中，可在約25℃至約200℃之溫度下、在可為約50 W至約200 W之蝕刻製程功率下、在約30 V至約200 V之偏置電壓下執行蝕刻製程。舉例而言，功率可在約50 W至約100 W之間、在約100 W至約200 W之間以及為其他適當功率。在一些實施例中，偏置電壓可在約30 V至約120 V之間、在約120 V至約200 V之間，或在其他適當的偏置電壓下。在一些實施例中，溫度可在約25℃至約100℃之間、在約100℃至約150℃之間、在約150℃至約200℃之間，或在其他適當溫度下。在一些實施例中，可將諸如四氟化碳(CF4 )、四氟化硫(SF4 )及/或三氟化氮(NF3 )之化學蝕刻劑氣體與氫氣(H2 )混合。在一些實施例中，氫氣與化學蝕刻劑氣體之混合比率可在約0至約0.5之間。舉例而言，混合比率可在約0至約0.2之間、約0.2至約0.4之間，或約0.4至約0.5之間。在一些實施例中，增大偏置電壓可增大垂直方向（例如，z方向）上之蝕刻速率，而減小偏置電壓可增大水平方向（例如，y方向）上之蝕刻速率。
第6圖圖示根據一些實施例的形成在半導體結構200上之第二間隔物。在一些實施例中，在以上關於第5圖所述在半導體結構200上執行蝕刻製程之後形成第二間隔物616。第二間隔物材料416在底部拐角處之蝕刻速率變化可形成第二間隔物616，此第二間隔物616具有在垂直方向（例如，z方向）上延伸且形成在第一間隔物316上的上部部分616a以及在水平方向（y方向）上延伸且形成在鰭片區域221之頂表面604上的下部部分616b。第二間隔物616之上部部分616a可沿第一間隔物316具有大體上保形之厚度。第二間隔物616之下部部分616b可呈沿頂表面604延伸之「楔」或「腳」的形狀。具體而言，楔形下部部分616b可為隨著其沿水平方向（例如，y方向）延伸遠離閘極結構208而具有逐漸減小之垂直（例如，在z方向上）厚度的結構。在一些實施例中，第一間隔物316可被第二間隔物616覆蓋並受第二間隔物616保護。舉例而言，第二間隔物616形成在第一間隔物316之側壁上。在一些實施例中，第二間隔物616形成在第一間隔物316之頂表面以及硬遮罩220之頂表面上，因此第二間隔物616完全覆蓋並保護下伏的第一間隔物316。第二間隔物616之楔形下部部分616b提供第一間隔物316之下部部分免受後續處理（諸如，濕式化學蝕刻及清潔製程）的額外保護，此繼而保護形成於閘電極216下方以及相鄰的第一間隔物316之間的閘極介電層218。舉例而言，清潔製程可為使用piranha溶液（例如，H2 SO4 與H2 O2 按1:4比率之混合物）之殘留物移除清潔製程，其亦稱作「Caros酸清潔」。在一些實施例中，可在製造製程中使用離子佈植製程，以在適當半導體元件之鰭片區域221中形成各種摻雜阱及/或區域。離子佈植製程亦可破壞化學鍵並導致第一間隔物316及閘極介電層218中之缺陷，此些缺陷可導致在酸之下增大的蝕刻速率。在一些實施例中，為了進一步保護下伏的閘極介電層218，第一間隔物316亦可具有與第二間隔物616類似之形狀。舉例而言，第一間隔物316亦可具有沿鰭片區域221之頂表面延伸的下部部分。第一間隔物316之下部部分可類似於第二間隔物616之下部部分616b。
第7圖圖示根據一些實施例的形成在半導體結構200上之第三間隔物材料。第三間隔物材料716*沉積在半導體結構200之已暴露表面上，諸如，在硬遮罩220、第二間隔物616及鰭片區域221之頂表面上。在一些實施例中，用於第三間隔物材料716*之沉積製程可為ALD製程。在一些實施例中，沉積製程可為CVD、PVD、PECVD、濺鍍、蒸鍍、任何適當的沉積製程，及/或其組合。在一些實施例中，可使用氮化矽來形成第三間隔物材料716*。在一些實施例中，可使用任何適當材料（諸如，氧化矽）來形成第三間隔物材料716*。在一些實施例中，可使用低k介電材料來形成第三間隔物材料716*。
第8圖圖示根據一些實施例的形成在半導體結構200上之第三間隔物，及形成在鰭片區域中以及相鄰的第三間隔物之間的源極/汲極區域。在相對的第二間隔物616形成之後，鰭片區域221之頂表面604的一部分被暴露。第三間隔物716可形成為大體上覆蓋第二間隔物616且亦在鰭片區域221之已暴露表面上。舉例而言，第三間隔物716與鰭片區域221之頂表面的部分實體接觸。可藉由自閘極結構208之上移除第三間隔物材料716*並暴露鰭片區域221之部分來形成第三間隔物716。舉例而言，隨後執行蝕刻製程以移除第三間隔物材料716*之部分，以使得剩餘的第三間隔物材料716*覆蓋第二間隔物616之已暴露表面，但暴露鰭片區域221之表面的部分。例示性蝕刻製程包含形成上覆於第三間隔物材料716*之光阻劑層，將光阻劑暴露於圖案，執行後期曝光烘烤製程，以及使抗蝕劑顯影以便形成包含抗蝕劑之遮罩元件。使用例如反應性離子蝕刻(reactive ion etching, RIE)製程及/或任何其他適當製程來蝕刻第三間隔物材料716*之不受遮罩元件保護的區域。隨後藉由任何適當的抗蝕劑剝離製程來移除光阻劑層。在鰭片區域221中形成凹槽之各種製造製程期間，第二間隔物616受第三間隔物716保護。舉例而言，各種製作製程可包含清潔製程、濕式化學蝕刻製程、乾式蝕刻製程、離子佈植製程，及任何其他適當的製造製程。第二間隔物616之下部部分616b內嵌在第三間隔物716與鰭片區域221之頂表面之間。因此，在蝕刻製程期間，來自濕式化學蝕刻製程之濕式化學蝕刻劑或來自乾式電漿蝕刻製程之離子不會與第二間隔物616接觸。舉例而言，在用以在鰭片區域221中形成凹槽之蝕刻製程期間，閘極介電層218可受第一間隔物316及第二間隔物616保護。在一些實施例中，在自源極/汲極區域進行氧化物移除製程期間，閘極介電層218可受第一間隔物316及第二間隔物616保護。在一些實施例中，第三間隔物716可為犧牲側壁間隔物（稱作虛設側壁結構），其可在製造製程期間向閘極結構208提供保護且可隨後在需要時被移除。
在形成第三間隔物716之後，可在鰭片區域221中形成源極/汲極區域。藉由移除鰭片區域221之不受第三間隔物716保護的部分，在鰭片區域221中形成凹槽。具體而言，在凹槽形成期間，將第三間隔物716用作硬遮罩，以使得保護鰭片區域221之部分免受蝕刻製程。凹槽之水平（例如，在y方向上）邊界與相鄰的第三間隔物716自對準。在一些實施例中，凹槽可形成為在其底部處具有有角度的或圓形的形狀。在凹槽形成之後，磊晶材料在凹槽中生長，以形成源極/汲極區域718。在一些實施例中，可在源極/汲極區域718上執行一或更多個離子佈植製程，以使得源極/汲極區域718可基於元件設計而摻雜有p型或n型摻雜劑。第8圖示出在凹槽中生長磊晶材料以形成源極/汲極區域718。在一些實施例中，填充凹槽之磊晶材料為含矽材料。舉例而言，源極/汲極區域718可由矽鍺(SiGe)形成。在一些實施例中，可藉由CVD、低壓CVD(LPCVD)、超高真空CVD(UHVCVD)、PECVD、遠端電漿CVD(remote plasma, RPCVD)、分子束磊晶(molecular beam epitaxy, MBE)製程、任何適當的磊晶製程及/或其組合來形成源極/汲極區域718。
第9圖為根據一些實施例之形成於半導體結構200上之多間隔物結構及源極/汲極區域的放大視圖。第二間隔物616之上部部分616a在垂直方向（例如，z方向）上延伸且形成在第一間隔物316上。第二間隔物616之上部部分616a可沿第一間隔物316具有大體上保形之厚度。上部部分616a具有在約1 nm至約4 nm之間的厚度616t。在一些實施例中，厚度616t可在約1 nm至約2 nm之間或約2 nm至約4 nm之間。在一些實施例中，厚度616t可為約2 nm、約3 nm或約4 nm。
下部部分616b在水平方向（例如，y方向）上延伸且形成在鰭片區域221上。下部部分616b之水平長度LF 可在約2 nm至約12 nm之間的範圍中。在一些實施例中，長度LF 可在約2 nm至約4 nm之間、在約4 nm至約8 nm之間，或約8 nm至約12 nm之間。另外，楔形下部部分616b可具有鄰接上部部分616a並逐漸變細為薄端之厚端。舉例而言，下部部分616b可具有隨著其沿水平方向（例如，y方向）延伸遠離閘極結構208而逐漸減小的垂直厚度。下部部分616b之在其最厚端處量測（例如，在虛線804處量測）的高度H1 可在約1 nm至約4 nm之間。下部部分616b之在長度LF 之中點（LF 之長度的一半）處量測的高度H2 可在約0.5 nm至約3 nm之間。在一些實施例中，厚度616t及高度H1 之最大值可大體上彼此相等，以使得下部部分616b可達到最大初始厚度，此繼而提供了對閘極介電層218之更佳保護。在一些實施例中，厚度616t與長度LF 之比率可在約0.5至約2之間，其中此比率之較大值表示下部部分616b與源極/汲極區域718之間較為分離的結果。在一些實施例中，可基於技術節點來確定源極/汲極區域718與閘極結構208之間的水平距離D。舉例而言，距離D可在約9 nm至約15 nm之間。在一些實施例中，距離D可在約9 nm至約12 nm之間或約12 nm至約15 nm之間。在一些實施例中，距離D可為約10 nm。616b之頂表面與鰭片區域221之頂表面之間的角度α可在約5°與約85°之間。 在一些實施例中，角度α 可在約5°至約30°之間、在約30°至約45°之間、在約45°至約60°之間、在約45°至約85°之間，或在其他適當角度下。在一些實施例中，較大的角度α指示較大的長度LF 與高度H1 比率。在一些實施例中，第三間隔物716之部分716a形成在鰭片區域221上（例如，與其接觸），且定位在下部部分616b之較薄邊緣與源極/汲極區域718之間。換言之，第三間隔物716之部分716a鄰接源極/汲極區域718以及第二間隔物616之下部部分616b。當在鰭片區域221中形成源極/汲極區域718時，第二間隔物616之部分皆不暴露於製造製程中所使用之蝕刻或清潔濕式化學物質，因為部分716a保護了第二間隔物616之下部部分616b。若在源極/汲極區域718之形成期間第三間隔物716被過度蝕刻且第三間隔物716之部分716a被移除，則第二間隔物616之下部部分616b仍可藉由防止濕式化學物質到達第一間隔物316或閘極介電層218來提供額外保護。在一些實施例中，形成在源極/汲極區域718與下部部分616b之間的部分716a之水平長度LD 可等於或大於約0.5 nm。較大的LD 可提供對下伏之間隔物材料及閘極介電層218的額外保護，因為在任何後續蝕刻製程中所使用之化學蝕刻劑將需要移除部分716a中所含有之較大量的材料以近接任何下伏材料。另外，閘極結構208與下部部分616b之薄端之間的水平距離L可在約5 nm至約8 nm之間。在一些實施例中，LD 與L之間的比率可在約1:8至約1:3之間的範圍中，其中較大比率導致下部部分616b具有較短的橫向尺寸。在一些實施例中，距離D於長度L（例如，長度LD ）之間的差或下部部分616b與源極/汲極區域718之間的距離可大於約0.5 nm。舉例而言，長度LD 可在約0.5 nm至約1.5 nm之間或約1.5 nm至約2.5 nm之間。在一些實施例中，長度LD 可為約1 nm。在一些實施例中，長度LD 可大於2.5 nm。
在一些實施例中，在源極/汲極區域718形成之後，可使用適當的移除製程來移除第三間隔物716。濕式化學蝕刻製程（諸如，使用磷酸(H3 PO4 )之彼些製程）可移除第三間隔物716並暴露下伏的第二間隔物616。在一些實施例中，可使用乾式化學蝕刻製程。舉例而言，乾式化學蝕刻製程可使用蝕刻氣體，該蝕刻氣體包含氯化氫(HCl)、氯氣(Cl2 )、其他適當蝕刻氣體及/或其組合中之至少一者。下部部分616b可在第三間隔物移除製程期間提供對閘極介電層218之額外保護，且保護下伏的閘極介電層218免受蝕刻製程腐蝕。可在形成第三間隔物716之後形成額外層及結構。舉例而言，可形成層間介電層(interlayer dielectric layer, ILD)、接觸件、互連層及其他適當結構。
第10圖為根據本揭示案之一些實施例的在半導體結構中形成多間隔物結構之例示性方法1000的流程圖。基於本文中之揭示內容，可執行方法100中之其他操作。另外，方法1000之操作可以不同次序執行及/或可變化。
在操作1002處，根據一些實施例，在基板上形成閘極堆疊。在一些實施例中，形成閘極堆疊可包含形成在基板上形成之閘極介電層，在閘極介電層上形成閘電極，及在閘電極上形成硬遮罩。在一些實施例中，基板可包含自形成於基板上之環繞STI區域突出的鰭片區域，且閘極堆疊形成在鰭片區域上。在一些實施例中，閘極介電層可為高k介電材料（諸如，具有大於約3.9之介電常數的介電材料）。舉例而言，閘極介電層可由HfO2 形成。在一些實施例中，可使用ALD製程形成閘極介電層。閘極介電層、閘電極及硬遮罩之實例可分別為閘極介電層218、閘電極216及硬遮罩220，且為了簡單起見此處不再進一步詳細描述。
在操作1004處，根據一些實施例，在閘極堆疊之側壁上形成第一間隔物。在一些實施例中，第一間隔物可由介電材料（諸如，氮化矽）製成。在一些實施例中，可使用氧化矽、旋塗玻璃、氮氧化矽、碳氧化矽、碳化矽、FSG、有機矽酸鹽、低k介電材料及/或其他適當的絕緣材料形成第一間隔物。第一間隔物之介電值可在自約1至約3.9之範圍中。舉例而言，介電常數可為約3.9。可藉由任何適當製程來執行第一間隔物之沉積，諸如，ALD、CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、其他適當方法或其組合。在一些實施例中，第一間隔物（例如，密封間隔物）覆蓋閘極結構之側。在一些實施例中，第一間隔物之厚度可在約3 nm至約9 nm之間。舉例而言，第一間隔物之厚度可在約3 nm至約5 nm之間、約5 nm至約7 nm之間、約7 nm至約9 nm之間。在一些實施例中，第一間隔物之厚度可為約4 nm。第一間隔物之實例可為以上在第3圖中所述之第一間隔物316。
在操作1006處，根據一些實施例，形成第二間隔物材料。在半導體結構之已暴露表面上毯覆沉積用於形成第二間隔物之介電材料。在一些實施例中，第二間隔物材料為氧化矽。在一些實施例中，第二間隔物材料與形成第一間隔物之材料不同。可使用ALD製程來沉積第二間隔物材料，且其具有大體上保形之厚度。第二間隔物材料之實例可為以上在第4圖中所述之第二間隔物材料416。
在操作1008處，根據一些實施例，在經沉積之第二間隔物材料上執行各向異性蝕刻製程，以形成在下部部分處具有楔形物之第二間隔物。蝕刻製程可為用以移除已沉積之第二間隔物材料之部分的單個蝕刻製程或多個蝕刻製程。在一些實施例中，蝕刻製程可為各向異性的（例如，定向的）蝕刻製程，其具有大於水平方向（例如，y方向）上的蝕刻速率的在垂直方向（例如，z方向）上的蝕刻速率。第二間隔物材料之蝕刻速率可在第一間隔物鄰接基板之拐角處較低，且在靠近表面之中心區域（其為相鄰的第一間隔物之間的中間）的區域處較高。覆蓋拐角之第二間隔物材料與覆蓋中心區域之第二間隔物材料之間的蝕刻速率變化可形成第二間隔物，每一者具有使第一間隔物輪廓化的大體上保形之上部部分以及沿基板之頂表面延伸的楔形下部部分。在一些實施例中，蝕刻製程可為在3毫托至約25毫托之壓力下執行的偏壓蝕刻製程。舉例而言，此壓力可在約3毫托至約15毫托之間。在一些實施例中，壓力可在約15毫托至約25毫托之間。蝕刻製程之化學蝕刻劑流動速率可為約5 sccm至約40 sccm。舉例而言，化學蝕刻劑流動速率可在約5 sccm至約20 sccm之間。在一些實施例中，化學蝕刻劑流動速率可在約20 sccm至約40 sccm之間。在一些實施例中，可在約50 W至約200 W之功率下執行蝕刻製程。舉例而言，功率可在約50 W至約100 W之間、在約100 W至約200 W之間以及為其他適當功率。可在約30 V至約200 V之偏置電壓下執行蝕刻製程。舉例而言，偏置電壓可在約30 V至約120 V之間、在約120 V至約200 V之間，或在其他適當的偏置電壓下。亦可在約25℃至約200℃之溫度下執行蝕刻製程。舉例而言，溫度可在約25℃至約100℃之間、在約100℃至約150℃之間、在約150℃至約200℃之間，或在其他適當溫度下。在一些實施例中，可將諸如CF4 、SF4 及/或NF3 之化學蝕刻劑氣體與H2 混合。在一些實施例中，化學蝕刻劑氣體與氫氣之混合比率可在約0至約0.5之間。舉例而言，混合比率可在約0至約0.2之間、約0.2至約0.4之間，或約0.4至約0.5之間。在一些實施例中，增大偏置電壓可增大垂直方向（例如，z方向）上之蝕刻速率，而減小偏置電壓可增大水平方向（例如，y方向）上之蝕刻速率。
各向異性蝕刻製程可為定時蝕刻製程，且被執行直至達到了第二間隔物之標稱(nominal)形狀為止。舉例而言，蝕刻製程可持續直至達到了第二間隔物之下部部分的標稱水平長度為止。在一些實施例中，執行單個蝕刻製程，以使得下部部分之薄端與隨後形成之源極/汲極結構以標稱距離（例如，大於約0.5 nm）分離開。或者，可執行多個蝕刻製程，且在每一蝕刻製程之間執行檢查以確定是否達到了標稱距離。蝕刻製程持續直至達到了下部部分與隨後形成之源極/汲極區域之間的標稱距離為止。
在操作1010處，根據一些實施例，在半導體結構上形成第三間隔物。第三間隔物可形成為大體上覆蓋第二間隔物且亦在鰭片區域之經暴露表面上。可藉由在半導體結構之所有經暴露表面上毯覆沉積第三間隔物材料並繼之以蝕刻製程以便移除所沉積之第三間隔物材料的部分來形成第三間隔物。第二間隔物可在各種製造製程期間受第三間隔物保護。舉例而言，各種製作製程可包含清潔製程、濕式化學蝕刻製程、乾式蝕刻製程、離子佈植製程，及任何適當的製造製程。第三間隔物之實例可為第8圖中所圖示之第三間隔物716。
在操作1012處，在基板中且在第三間隔物之間形成源極/汲極區域。在形成第三間隔物之後，可在基板中形成源極/汲極區域。在一些實施例中，源極/汲極區域可形成在基板上之鰭片區域中。藉由移除鰭片區域之不受相鄰的第三間隔物保護的部分，在鰭片區域中形成凹槽。在凹槽形成之後，磊晶材料在凹槽中生長以形成源極/汲極區域。在一些實施例中，可使用SiGe形成源極/汲極區域。在一些實施例中，可使用一或更多個離子佈植製程以基於元件設計在源極/汲極區域中佈植p型或n型摻雜劑。磊晶源極/汲極區域可自鰭片區域之頂表面突出。可藉由CVD、LPCVD、UHVCVD、PECVD、RPCVD、MBE製程、任何適當的磊晶製程及/或其組合來形成源極/汲極區域。源極/汲極區域之實例可為第8圖中所述之源極/汲極區域718。
可在間隔物及源極/汲極結構形成於半導體結構中之後形成其他適當結構。第11圖圖示根據一些實施例的形成在半導體結構200上之層間介電層(ILD)及接觸結構。ILD層1104可形成在硬遮罩220、第一間隔物316、第二間隔物616及第三間隔物716、源極/汲極區域718之經暴露表面以及任何其他經暴露表面上。ILD層1104可由低k介電材料（例如，具有低於約3.9之介電常數的介電層）形成。舉例而言，可使用氧化矽形成ILD層1104。在一些實施例中，可使用CVD、ALD、PVD、可流動CVD(FCVD)、濺鍍、任何適當的沉積製程及/或其組合來形成ILD層1104。接觸件可形成在ILD 1104中，以在源極/汲極區域718、閘電極216以及外部電路系統（諸如，形成在半導體結構200上方之周邊電路）之間建立電接觸。閘極接觸件1106可形成在ILD 1104中並延伸穿過硬遮罩220以與閘電極220實體接觸。類似地，源極/汲極接觸件1108可延伸穿過ILD 1104且與源極/汲極區域718實體接觸。可藉由圖案化及蝕刻製程形成閘極接觸件1106及源極/汲極接觸件1108。舉例而言，可在ILD 1104中形成開口以分別暴露閘電極216及源極/汲極區域718。可執行沉積製程以在所形成之開口中沉積導電材料，以使得可形成電連接。沉積製程之實例可為PVD、濺鍍、電鍍、無電電鍍、任何適當的沉積製程及/或其組合。可在沉積製程之後執行平坦化製程，以使得ILD 1104、閘極接觸件1106及源極/汲極接觸件1108之頂表面可大體上共面（例如，齊平）。在一些實施例中，可使用鎢、鋁、鈷、銀、任何適當的導電材料及/或其組合形成閘極接觸件1106及源極/汲極接觸件1108。
根據本揭示案之各種實施例提供一種半導體元件及其製造方法，以提供簡單且具成本效益之結構以及用於減少及/或消除對介電結構（諸如，閘極介電層）之損壞的製程。具體而言，多間隔物結構提供保護性密封，以避免濕式蝕刻劑消耗介電結構並滲透至閘極介電質（諸如，高k介電層）中。多間隔物結構可藉此防止閘極介電層在蝕刻及/或清潔製程中受損，此繼而提高了元件良率並減少了元件故障。
多間隔物結構包含形成在閘極堆疊之側壁上的第一間隔物。第一間隔物可由氮化矽形成且沉積至在約5 nm至約7 nm之間的厚度。在一些實施例中，第一間隔物厚度可在約3 nm至約9 nm之間。舉例而言，厚度可在約3 nm至約5 nm之間、約5 nm至約7 nm之間、或約7 nm至約9 nm之間。在一些實施例中，厚度可為約4 nm。第一間隔物亦可稱作密封間隔物。在一些實施例中，第一間隔物沿閘極堆疊之側壁具有保形的厚度。可使用任何適當的沉積製程來沉積第一間隔物，諸如，可產生具有保形厚度之薄膜的原子層沉積(ALD)。在一些實施例中，可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)及/或任何適當的沉積製程來沉積第一間隔物。
多間隔物結構亦包含第二間隔物，此第二間隔物具有在垂直方向上延伸且形成在第一間隔物上的上部部分以及在水平方向上延伸且形成在基板之頂表面上的下部部分。第二間隔物之上部部分可沿第一間隔物具有保形厚度。第二間隔物之下部部分可呈「腳」的形狀，其具有隨著第二間隔物之下部部分延伸遠離閘極堆疊而逐漸減小的垂直厚度。在一些實施例中，第二間隔物之下部部分的厚度可在約0 nm至約4 nm之間的範圍中。舉例而言，下部部分之厚度可在約2 nm至4 nm之間。在一些實施例中，下部部分之最厚部分可具有約4 nm之厚度。在一些實施例中，閘極堆疊之側壁與下部部分距閘極堆疊最遠的點之間的水平距離L小於閘極堆疊與磊晶源極/汲極結構之間的水平間距D。在一些實施例中，水平距離L可在約9 nm至約15 nm之間的範圍中。在一些實施例中，水平距離L可為約12 nm。在一些實施例中，水平距離L可在約9 nm至約12 nm之間。水平距離L可視不同技術節點而變化。在一些實施例中，L與D之間的差可等於或大於約0.5 nm。舉例而言，此差可為約1 nm。在一些實施例中，此差可為約3 nm。在一些實施例中，可藉由首先使用均勻沉積技術（諸如，ALD製程）將第二間隔物材料之層沉積在所有暴露表面上來形成第二間隔物。在一些實施例中，可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)及/或任何適當的沉積製程來沉積第二間隔物材料。在一些實施例中，第二間隔物材料可為使用ALD製程沉積之氧化矽。可在所沉積之第二間隔物材料上執行一或更多個後續蝕刻製程。舉例而言，可執行大體上各向異性之乾式蝕刻製程，以大體上移除沉積在水平表面上之第二間隔物材料。在所沉積之第二間隔物材料上執行了一或更多個蝕刻製程之後，第二間隔物之上部及下部部分得以形成。在一些實施例中，使用一個各向異性蝕刻製程來形成第二間隔物。在一些實施例中，使用兩個或更多個蝕刻製程來形成第二間隔物。蝕刻製程可持續直至水平距離L與水平間距D之間的差等於或大於約0.5 nm為止。舉例而言，水平間距D可為約1 nm。在一些實施例中，水平間距D可為約3 nm。在一些實施例中，蝕刻製程可持續，直至L與D之間的差在約0.5 nm至約3 nm之間。在一些實施例中，L與D之間的差L可在約0.5 nm至約1 nm之間。兩個或更多個蝕刻製程可包含各向同性的及各向異性的蝕刻製程。第二間隔物（尤其是其下部部分）可用作後續蝕刻及/或清潔製程之蝕刻終止層，以使得內嵌之閘極介電層受到保護。
多間隔物結構亦可包含形成在第二間隔物上之第三間隔物。第三間隔物可形成在第二間隔物之上部及下部部分上。在一些實施例中，第三間隔物可形成在基板之頂表面上以及第二間隔物之下部部分與半導體元件之源極/汲極區域之間。在一些實施例中，可使用氮化矽形成第三間隔物，並使用ALD、CVD、PVD、任何適當的沉積製程及/或其組合來沉積此第三間隔物。
亦可在包含多間隔物結構之半導體結構上執行其他製造製程。舉例而言，可在基板中及在第三間隔物附近形成凹槽，以用於源極/汲極結構之磊晶生長。亦可使用適當的沉積及光微影製程形成其他元件、薄膜、互連件。
本揭示案之實施例包含一種半導體元件，其包含具有頂表面之基板以及閘極堆疊。閘極堆疊包含在基板上之閘極介電層及在閘極介電層上之閘電極。半導體元件亦包含多間隔物結構。多間隔物包含形成於閘極堆疊之側壁上的第一間隔物、第二間隔物，以及第三間隔物。第二間隔物包含形成在第一間隔物之側壁上的第一部分及形成在基板之頂表面上的第二部分。第二間隔物之第二部分具有在第一方向上逐漸減小的厚度。第三間隔物形成在第二間隔物之第二部分上並與基板之頂表面接觸。半導體元件進一步包含形成在基板中之源極/汲極區域，且第三間隔物之一部分鄰接源極/汲極區域以及第二間隔物之第二部分。
本揭示案之實施例亦包含一種具有基板之半導體元件。此半導體元件包含閘極堆疊，此閘極堆疊具有在基板上之閘極介電層及在閘極介電層上之閘電極。半導體元件亦包含在基板中之源極/汲極區域。半導體元件亦包含形成於閘極堆疊之側壁上的第一間隔物，以及第二間隔物，此第二間隔物包含：在第一方向上延伸且形成在第一間隔物之側壁上的第一部分，以及在第二方向上延伸且形成在基板上的第二部分。半導體元件亦包含第三間隔物，此第三間隔物形成為與基板接觸且在第二間隔物之第二部分與源極/汲極區域之間。
本揭示案之實施例進一步包含一種用於形成半導體元件之方法。此方法包含形成基板以及在基板上沉積閘極介電層。此方法亦包含在閘極介電層上形成閘電極，以及在閘極介電層及閘電極之側壁上形成第一間隔物。此方法進一步包含在第一間隔物、閘電極及基板之經暴露表面上沉積介電材料。此方法進一步包含各向異性地蝕刻介電材料以形成第二間隔物。第二間隔物包含在第一方向上延伸且形成在第一間隔物之側壁上的第一部分，及在第二方向上延伸且形成在基板上的第二部分。此方法亦包含在第二間隔物上形成第三間隔物，以及在基板中形成源極/汲極區域。第三間隔物之一部分形成為與基板接觸且在第二間隔物之第二部分與源極/汲極區域之間。
應瞭解，預期使用實施方式部分而非揭示案之摘要來解釋申請專利範圍。本揭示案之摘要部分可闡述預期之一或更多個但非所有的例示性實施例，且因此並不意欲限於附加申請專利範圍。
前述揭示內容概述了若干實施例之特徵，使得熟習此項技藝者可較佳地理解本揭示案之態樣。熟習此項技藝者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技藝者亦應認識到，此等等效構造並不脫離本揭示案之精神及範疇，且他們可在不脫離附加申請專利範圍之精神及範疇的情況下進行各種改變、代替及替換。
100:finFET 102:基板 104:鰭片結構 106:S/D區域 108:閘極結構 110:間隔物 110a:間隔物部分 110b:間隔物部分 110c:間隔物部分 112:淺溝槽隔離(STI)區域 116:閘電極 118:介電層 118t:厚度 120:閘極封蓋層 120t:厚度 121:鰭片區域 122:閘極功函數金屬層 122t:厚度 124:閘極金屬填充層 200:半導體結構 208:閘極結構 216:閘電極 218:閘極介電層 220:硬遮罩 221:鰭片區域 222:頂表面 316:第一間隔物 316t:厚度 416:第二間隔物材料 416t:厚度 510:蝕刻製程 512:頂表面 512c:拐角表面 514:頂表面 604:頂表面 616:第二間隔物 616a:上部部分 616b:下部部分 616t:厚度 716:第三間隔物 716*:第三間隔物材料 716a:部分 718:源極/汲極區域 804:虛線 1000:方法 1002:操作 1004:操作 1006:操作 1008:操作 1010:操作 1012:操作 1104:ILD層 1106:閘極接觸件 1108:源極/汲極接觸件
當結合隨附諸圖閱讀時，自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之一般實務，各種特徵並未按比例繪製。事實上，為了圖示及論述的清楚，可任意地增大或減小各種特徵之尺寸。 第1圖為根據一些實施例之半導體結構的立體視圖。 第2圖至第9圖為根據一些實施例之各種部分形成之半導體結構的橫截面圖。 第10圖為根據一些實施例的在半導體結構中形成多間隔物結構之例示性方法的流程圖。 第11圖為根據一些實施例之半導體結構的橫截面圖。
200:半導體結構
208:閘極結構
216:閘電極
218:閘極介電層
220:硬遮罩
221:鰭片區域
222:頂表面
316:第一間隔物
616:第二間隔物
616a:上部部分
616b:下部部分
716:第三間隔物
718:源極/汲極區域

Claims (20)

  1. 一種半導體元件，包含： 一基板，該基板包含一頂表面； 一閘極堆疊，包含： 一閘極介電層，在該基板上；以及 一閘電極，在該閘極介電層上； 一多間隔物結構，包含： 一第一間隔物，該第一間隔物形成在該閘極堆疊之一側壁上； 一第二間隔物，該第二間隔物包含形成在該第一間隔物之一側壁上的該第二間隔物之一第一部分及形成在該基板之該頂表面上的該第二間隔物之一第二部分，其中該第二間隔物之該第二部分在一第一方向上具有逐漸減小的一厚度；以及 一第三間隔物，該第三間隔物形成在該第二間隔物之該第二部分上且與該基板之該頂表面接觸；以及 一源極/汲極區域，形成在該基板中，其中該第三間隔物之一部分鄰接該源極/汲極區域以及該第二間隔物之該第二部分。
  2. 如請求項1所述之半導體元件，其中該第一間隔物在一第二方向上之一厚度為大體上均勻的。
  3. 如請求項2所述之半導體元件，其中該第一間隔物之該厚度在約3 nm至約9 nm之間。
  4. 如請求項1所述之半導體元件，其中該第一間隔物包含氮化矽。
  5. 如請求項1所述之半導體元件，其中該第二間隔物包含氧化矽。
  6. 如請求項1所述之半導體元件，其中該第二間隔物之該第一部分在一第二方向上具有在約1 nm至約4 nm之間的一厚度。
  7. 如請求項1所述之半導體元件，其中該第三間隔物之該部分形成在該基板之該頂表面上。
  8. 如請求項1所述之半導體元件，其中該第二間隔物之該第二部分的該厚度在約0 nm至約4 nm之間。
  9. 如請求項1所述之半導體元件，其中該第三間隔物包含氮化矽。
  10. 如請求項1所述之半導體元件，其中該第二間隔物之該第二部分與該源極/汲極區域之間的一距離大於約0.5 nm。
  11. 一種半導體元件，包含： 一基板； 一閘極堆疊，包含： 一閘極介電層，在該基板上；以及 一閘電極，在該閘極介電層上； 一源極/汲極區域，在該基板中； 一第一間隔物，該第一間隔物形成在該閘極堆疊之一側壁上； 一第二間隔物，包含： 一第一部分，該第一部分在一第一方向上延伸且形成在該第一間隔物之一側壁上；以及 一第二部分，該第二部分在一第二方向上延伸且形成在該基板上；以及 一第三間隔物，該第三間隔物形成在該基板上並與該基板接觸，其中該第三間隔物在該第二間隔物之該第二部分與該源極/汲極區域之間。
  12. 如請求項11所述之半導體元件，其中該第三間隔物與該第二間隔物之該第二部分以及該源極/汲極區域接觸。
  13. 如請求項11所述之半導體元件，其中該第一、第二及第三間隔物分別包含氮化矽、氧化矽及氮化矽。
  14. 如請求項11所述之半導體元件，其中該第二間隔物之該第一部分在該第二方向上具有在約1 nm至約4 nm之間的一厚度。
  15. 如請求項11所述之半導體元件，其中該第二間隔物之該第二部分在該垂直方向上具有隨著該第二間隔物之該第二部分延伸遠離該閘極堆疊而逐漸減小的一厚度。
  16. 一種用於形成一半導體元件之方法，包含： 形成一基板； 在該基板上沉積一閘極介電層； 在該閘極介電層上形成一閘電極； 在該閘極介電層及該閘電極之側壁上形成一第一間隔物； 在該第一間隔物、該閘電極及該基板之經暴露表面上沉積一介電材料； 各向異性地蝕刻該介電材料以形成一第二間隔物，其中該第二間隔物包含： 一第一部分，該第一部分在一第一方向上延伸且形成在該第一間隔物之一側壁上；以及 一第二部分，該第二部分在一第二方向上延伸且形成在該基板上； 在該第二間隔物上形成一第三間隔物；以及 在該基板中形成一源極/汲極區域，其中該第三間隔物之一部分與該基板實體接觸且在該第二間隔物之該第二部分與該源極/汲極區域之間。
  17. 如請求項16所述之方法，其中形成該第一間隔物包含使用原子層沉積來沉積氮化矽。
  18. 如請求項16所述之方法，其中沉積該介電材料包含使用原子層沉積沉積氧化矽。
  19. 如請求項16所述之方法，其中形成該第三間隔物包含使用原子層沉積沉積氮化矽。
  20. 如請求項16所述之方法，其中各向異性地蝕刻該介電材料包含在一垂直方向上電漿蝕刻該介電材料。
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