CN113643969B - 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法 - Google Patents
一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法 Download PDFInfo
- Publication number
- CN113643969B CN113643969B CN202110848252.XA CN202110848252A CN113643969B CN 113643969 B CN113643969 B CN 113643969B CN 202110848252 A CN202110848252 A CN 202110848252A CN 113643969 B CN113643969 B CN 113643969B
- Authority
- CN
- China
- Prior art keywords
- gate
- etching
- layer
- dielectric
- sides
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000005530 etching Methods 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 28
- 230000007797 corrosion Effects 0.000 title claims abstract description 24
- 238000005260 corrosion Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 230000004888 barrier function Effects 0.000 claims abstract description 21
- 238000001039 wet etching Methods 0.000 claims description 6
- 239000002253 acid Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims 1
- 230000008034 disappearance Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,提供基底上的栅极结构;栅极结构包括高K介质层及位于其上的栅极叠层;栅极结构两侧的基底上设有栅氧层;栅氧化层两侧端部紧贴栅极结构的高K介质层;形成覆盖栅极结构及其两侧的栅氧层的阻挡层;去除栅极结构两侧的栅氧层,将高K介质层的两侧端部暴露;形成覆盖栅极结构的侧墙层;侧墙层由栅极结构延伸至其两侧基底的上;刻蚀去除栅极结构顶部及两侧基底上的侧墙层,剩余的侧墙层在栅极结构的侧壁形成侧墙,高K介质层的两侧端部被侧墙覆盖。本发明在形成栅极侧墙时,将高K介质层的两端用侧墙保护,使得在去除栅极结构两侧的栅氧层时,避免发生高K介质栅腐蚀消失现象。
Description
技术领域
本发明涉及半导体技术领域,特别是涉及一种通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法。
背景技术
28纳米技术节点之前的工艺多晶硅是直接立在衬底上的,但是28纳米技术节点之后的工艺中,在多晶硅下则会多一层高K介质栅以满足电性需求。但是在整个器件内存在栅极氧化层厚度不同的区域,由于栅极氧化层厚度的差异导致多晶硅刻蚀后的侧墙保护无法做到面面俱到,从而在后续工艺中有些区域的高K介质栅会被腐蚀,从而导致电性不稳定。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,用于解决现有技术中28nm技术节点之后的工艺中,栅极多晶硅下的高K介质层两端没有被侧墙保护,导致在去除栅极两侧的栅氧层的过程中,高K介质层被腐蚀的问题。
为实现上述目的及其他相关目的,本发明提供一种通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,至少包括:
步骤一、提供位于基底上的栅极结构;所述栅极结构包括与所述基底直接接触的高K介质层以及位于所述高K介质层上的栅极叠层;所述栅极结构两侧的所述基底上设有栅氧层;并且所述栅氧化层的两侧端部紧贴所述栅极结构的所述高K介质层;
步骤二、形成阻挡层,所述阻挡层覆盖所述栅极结构及其两侧的所述栅氧层;
步骤三、刻蚀去除所述栅极结构两侧的所述栅氧层,将所述栅极结构中与所述基底直接接触的所述高K介质层的两侧端部暴露;
步骤四、形成覆盖所述栅极结构外表面的侧墙层;并且所述侧墙层由所述栅极结构外表面延伸至所述栅极结构两侧的所述基底的上表面;
步骤五、刻蚀去除所述栅极结构顶部以及位于所述栅极结构两侧的基底上表面的所述侧墙层,剩余的所述侧墙层在所述栅极结构的侧壁形成侧墙,并且所述栅极结构中与所述基底直接接触的所述高K介质层的两侧端部被所述侧墙覆盖。
优选地,步骤一中的所述栅极结构用于技术节点小于或等于28nm的器件。
优选地,步骤一中所述基底上还包括用于技术节点大于28nm的器件的栅极。
优选地,步骤一中所述用于技术节点大于28nm的器件的栅极,其两侧的基底上不存在高K介质层。
优选地,步骤一中的所述栅极叠层中包含多晶硅层。
优选地,步骤二中的所述阻挡层为光刻胶或BACK层。
优选地,步骤三中刻蚀去除所述栅氧层后去除所述阻挡层,将所述栅极结构暴露。
优选地,步骤三中通过光刻将所述阻挡层形成图形结构,利用该图形结构刻蚀去除所述栅极结构两侧的所述栅氧层。
优选地,步骤五中刻蚀去除所述栅极结构顶部及位于所述栅极结构两侧的所述基底上表面的所述侧墙层的刻蚀方法为湿法刻蚀。
优选地,步骤五中的所述湿法刻蚀材料包括酸液。
如上所述,本发明的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,具有以下有益效果:本发明在栅极结构形成后增加一层阻挡层,将栅极结构中的高K介质层的两端暴露出来,在后续形成栅极侧墙时,将高K介质层的两端用侧墙保护,使得在去除栅极结构两侧的栅氧层时,避免发生高K介质栅腐蚀消失现象。
附图说明
图1显示为本发明中位于基底上的栅极结构示意图;
图2显示为本发明中形成覆盖栅极结构的阻挡层后的结构示意图;
图3显示为本发明中去除栅氧层后的结构示意图;
图4显示为本发明中在栅极结构上形成侧墙层后的结构示意图;
图5显示为本发明中刻蚀侧墙层形成侧墙后的结构示意图;
图6显示为本发明的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
本发明提供一种通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,如图6所示,图6显示为本发明的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法流程图。该方法至少包括以下步骤:
步骤一、提供位于基底上的栅极结构;所述栅极结构包括与所述基底直接接触的高K介质层以及位于所述高K介质层上的栅极叠层;所述栅极结构两侧的所述基底上设有栅氧层;并且所述栅氧化层的两侧端部紧贴所述栅极结构的所述高K介质层;如图1所示,图1显示为本发明中位于基底上的栅极结构示意图。该步骤一提供位于所述基底01上的栅极结构;所述栅极结构包括与所述基底01直接接触的高K介质层04以及位于所述高K介质层04上的栅极叠层03;所述栅极结构两侧的所述基底01上设有栅氧层02;并且所述栅氧化层02的两侧端部紧贴所述栅极结构的所述高K介质层04。
本发明进一步地,本实施例的步骤一中的所述栅极结构用于技术节点小于或等于28nm的器件。
本发明进一步地,本实施例的步骤一中所述基底上还包括用于技术节点大于28nm的器件的栅极结构。本发明进一步地,本实施例的步骤一中所述用于技术节点大于28nm的器件的栅极结构,其两侧的基底上不存在高K介质层。
本实施例的所述通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法同样适用于技术节点大于28nm的器件的栅极结构,而技术节点大于28nm的器件的栅极结构的两侧基底上并无栅氧层,因此,无需去除其栅极结构两侧的栅氧层。
本发明进一步地,本实施例的步骤一中的所述栅极叠层03中包含多晶硅层。
步骤二、形成阻挡层,所述阻挡层覆盖所述栅极结构及其两侧的所述栅氧层;如图2所示,图2显示为本发明中形成覆盖栅极结构的阻挡层后的结构示意图。该步骤二中形成所述阻挡层07,所述阻挡层07覆盖所述栅极结构及其两侧的所述栅氧层02。
本发明进一步地,本实施例的步骤二中的所述阻挡层07为光刻胶或BACK层。
步骤三、刻蚀去除所述栅极结构两侧的所述栅氧层,将所述栅极结构中与所述基底直接接触的所述高K介质层的两侧端部暴露;如图3所示,图3显示为本发明中去除栅氧层后的结构示意图。该步骤三中刻蚀去除所述栅极结构两侧的所述栅氧层02,将所述栅极结构中与所述基底直接接触的所述高K介质层04的两侧端部暴露。
本发明进一步地,本实施例的步骤三中刻蚀去除所述栅氧层02后去除所述阻挡层07,将所述栅极结构暴露。
本发明进一步地,本实施例的步骤三中通过光刻将所述阻挡层07形成图形结构,利用该图形结构刻蚀去除所述栅极结构两侧的所述栅氧层02。
步骤四、形成覆盖所述栅极结构外表面的侧墙层;并且所述侧墙层由所述栅极结构外表面延伸至所述栅极结构两侧的所述基底的上表面;如图4所示,图4显示为本发明中在栅极结构上形成侧墙层后的结构示意图。该步骤四中形成覆盖所述栅极结构外表面的侧墙层05;并且所述侧墙层05由所述栅极结构外表面延伸至所述栅极结构两侧的所述基底的上表面01。
步骤五、刻蚀去除所述栅极结构顶部以及位于所述栅极结构两侧的基底上表面的所述侧墙层,剩余的所述侧墙层在所述栅极结构的侧壁形成侧墙,并且所述栅极结构中与所述基底直接接触的所述高K介质层的两个端部被所述侧墙覆盖。如图5所示,图5显示为本发明中刻蚀侧墙层形成侧墙后的结构示意图,该步骤五中刻蚀去除所述栅极结构顶部以及位于所述栅极结构两侧的基底01上表面的所述侧墙层05,剩余的所述侧墙层05在所述栅极结构的侧壁形成侧墙06,并且所述栅极结构中与所述基底01直接接触的所述高K介质层04的两侧端部被所述侧墙06覆盖。该步骤五完成后,所述栅极结构的顶部被暴露。
本发明进一步地,本实施例的步骤五中刻蚀去除所述栅极结构顶部及位于所述栅极结构两侧的所述基底上表面的所述侧墙层的刻蚀方法为湿法刻蚀。
本发明进一步地,本实施例的步骤五中的所述湿法刻蚀材料包括酸液。由于所述高K介质层的两侧端部被所述侧墙保护,因此在刻蚀去除所述栅极结构顶部和基底上的侧墙层的过程中,所述刻蚀酸液无法直接接触所述高K介质层,因此,所述高K介质层不会被腐蚀。
综上所述,本发明在栅极结构形成后增加一层阻挡层,将栅极结构中的高K介质层的两端暴露出来,在后续形成栅极侧墙时,将高K介质层的两端用侧墙保护,使得在去除栅极结构两侧的栅氧层时,避免发生高K介质栅腐蚀消失现象。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于,至少包括:
步骤一、提供位于基底上的栅极结构;所述栅极结构包括与所述基底直接接触的高K介质层以及位于所述高K介质层上的栅极叠层;所述栅极结构两侧的所述基底上设有栅氧层;并且所述栅氧层的两侧端部紧贴所述栅极结构的所述高K介质层;
步骤二、形成阻挡层,所述阻挡层覆盖所述栅极结构及其两侧的所述栅氧层;
步骤三、刻蚀去除所述栅极结构两侧的所述栅氧层,将所述栅极结构中与所述基底直接接触的所述高K介质层的两侧端部暴露;
步骤四、形成覆盖所述栅极结构外表面的侧墙层;并且所述侧墙层由所述栅极结构外表面延伸至所述栅极结构两侧的所述基底的上表面;
步骤五、刻蚀去除所述栅极结构顶部以及位于所述栅极结构两侧的基底上表面的所述侧墙层,剩余的所述侧墙层在所述栅极结构的侧壁形成侧墙,并且所述栅极结构中与所述基底直接接触的所述高K介质层的两侧端部被所述侧墙覆盖。
2.根据权利要求1所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤一中的所述栅极结构用于技术节点小于或等于28nm的器件。
3.根据权利要求1所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤一中所述基底上还包括用于技术节点大于28nm的器件的栅极。
4.根据权利要求3所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤一中所述用于技术节点大于28nm的器件的栅极,其两侧的基底上不存在高K介质层。
5.根据权利要求1所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤一中的所述栅极叠层中包含多晶硅层。
6.根据权利要求1所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤二中的所述阻挡层为光刻胶或BACK层。
7.根据权利要求1所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤三中刻蚀去除所述栅氧层后去除所述阻挡层,将所述栅极结构暴露。
8.根据权利要求1所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤三中通过光刻将所述阻挡层形成图形结构,利用该图形结构刻蚀去除所述栅极结构两侧的所述栅氧层。
9.根据权利要求1所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤五中刻蚀去除所述栅极结构顶部及位于所述栅极结构两侧的所述基底上表面的所述侧墙层的刻蚀方法为湿法刻蚀。
10.根据权利要求9所述的通过优化多晶硅刻蚀改善高K介质栅被腐蚀的方法,其特征在于:步骤五中的所述湿法刻蚀材料包括酸液。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110848252.XA CN113643969B (zh) | 2021-07-27 | 2021-07-27 | 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110848252.XA CN113643969B (zh) | 2021-07-27 | 2021-07-27 | 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113643969A CN113643969A (zh) | 2021-11-12 |
CN113643969B true CN113643969B (zh) | 2024-01-19 |
Family
ID=78418508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110848252.XA Active CN113643969B (zh) | 2021-07-27 | 2021-07-27 | 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113643969B (zh) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101202232A (zh) * | 2006-12-15 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法及半导体器件 |
CN102034713A (zh) * | 2009-10-01 | 2011-04-27 | 瑞萨电子株式会社 | 半导体器件的制造方法 |
US8598007B1 (en) * | 2012-06-04 | 2013-12-03 | Globalfoundries Inc. | Methods of performing highly tilted halo implantation processes on semiconductor devices |
CN105336703A (zh) * | 2014-08-07 | 2016-02-17 | 无锡华润上华科技有限公司 | 一种半导体器件的制作方法 |
CN106158961A (zh) * | 2015-04-17 | 2016-11-23 | 北大方正集团有限公司 | 平面型vdmos器件制作方法 |
CN111244104A (zh) * | 2020-03-27 | 2020-06-05 | 上海华力微电子有限公司 | Sonos存储器及其制作方法 |
CN111509031A (zh) * | 2019-01-31 | 2020-08-07 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
CN112968056A (zh) * | 2021-02-23 | 2021-06-15 | 长江存储科技有限责任公司 | 半导体结构及其制造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100440263B1 (ko) * | 2002-10-29 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
US9419139B2 (en) * | 2014-12-04 | 2016-08-16 | Globalfoundries Inc. | Nitride layer protection between PFET source/drain regions and dummy gate during source/drain etch |
-
2021
- 2021-07-27 CN CN202110848252.XA patent/CN113643969B/zh active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101202232A (zh) * | 2006-12-15 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法及半导体器件 |
CN102034713A (zh) * | 2009-10-01 | 2011-04-27 | 瑞萨电子株式会社 | 半导体器件的制造方法 |
US8598007B1 (en) * | 2012-06-04 | 2013-12-03 | Globalfoundries Inc. | Methods of performing highly tilted halo implantation processes on semiconductor devices |
CN105336703A (zh) * | 2014-08-07 | 2016-02-17 | 无锡华润上华科技有限公司 | 一种半导体器件的制作方法 |
CN106158961A (zh) * | 2015-04-17 | 2016-11-23 | 北大方正集团有限公司 | 平面型vdmos器件制作方法 |
CN111509031A (zh) * | 2019-01-31 | 2020-08-07 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
CN111244104A (zh) * | 2020-03-27 | 2020-06-05 | 上海华力微电子有限公司 | Sonos存储器及其制作方法 |
CN112968056A (zh) * | 2021-02-23 | 2021-06-15 | 长江存储科技有限责任公司 | 半导体结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN113643969A (zh) | 2021-11-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101670556B1 (ko) | 집적 회로 패터닝 방법 | |
US8741701B2 (en) | Fin structure formation including partial spacer removal | |
US8110340B2 (en) | Method of forming a pattern of a semiconductor device | |
US20080233729A1 (en) | Method of forming micro pattern in semiconductor device | |
KR100476404B1 (ko) | 반도체 장치의 제조 방법 | |
KR100647001B1 (ko) | 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법 | |
CN113643969B (zh) | 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法 | |
KR101119156B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
CN115410991A (zh) | 一种接触孔形成方法 | |
CN111785683B (zh) | 半导体器件形成方法及版图结构 | |
CN102540701B (zh) | 自对准式二次成像方法 | |
CN112614775A (zh) | 半导体器件及其制造方法 | |
CN108074798B (zh) | 一种自对准曝光半导体结构的制作方法 | |
US20090256221A1 (en) | Method for making very small isolated dots on substrates | |
CN106328511B (zh) | 半导体器件的电极制作方法 | |
KR20060015949A (ko) | 금속 패턴 형성 방법 | |
CN113224072B (zh) | 一种改善Eflash Cell区字线顶部氧化层被损坏的方法 | |
CN116207037A (zh) | 一种通过通孔刻蚀改善高阻区电阻的方法 | |
CN113808999B (zh) | 导线结构及其制造方法 | |
CN102956461B (zh) | 栅极的形成方法 | |
CN102856190A (zh) | 条形结构的刻蚀方法 | |
CN115939025A (zh) | 半导体结构的制造方法 | |
CN104810253A (zh) | 半导体器件的形成方法 | |
CN114512542A (zh) | 一种改善io栅氧损伤的方法 | |
CN117153788A (zh) | 去除因化学机械研磨产生的残留的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |