KR100647001B1 - 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법 - Google Patents
플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법 Download PDFInfo
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Abstract
본 발명은 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판에 구분 정의된 활성영역과 비활성영역 간에 소정 두께의 단차가 발생되도록 상기 비활성영역에 소자분리막을 형성하는 단계, 상기 소자분리막이 형성된 결과물 상에 플로팅게이트전극용 폴리 실리콘막을 형성하고 상기 폴리 실리콘막 상부의 상기 활성영역에 상부면보다 하부면이 넓고 측벽에 슬로프(slope)를 가진, 패터닝된 반사방지막을 형성하는 단계 및 상기 패터닝된 반사방지막을 마스크로 상기 플로팅 게이트 전극용 폴리 실리콘막 및 상기 소자분리막의 소정 두께를 패터닝하여 측벽에 슬로프를 가진 플로팅 게이트 전극을 형성하는 단계를 포함한다.
플로팅게이트전극
Description
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 소자 분리막
14: 터널 산화막 16: 폴리 실리콘막
18: 유기 BARC막 PR: 포토레지스트 패턴
본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 플로팅 게이트전극 형성방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자에서, 플로팅 게이트 형성 공정은 소자의 디 자인 룰(design rule)이 작아짐에 따라 중요한 공정 중의 하나로 부각되고 있다. 즉, 플로팅 게이트전극 형성 공정은 쇼트(short) 현상을 고려해야 하고, 중첩 마진(overlay margin) 부족으로 인한 활성영역의 손상(active attack)을 고려해야 하고, 소자 구동에 필요한 최소한의 커플링 비(coupling ratio)를 확보하기 위한 노력이 필요하는 등 소자의 크기 및 특성을 결정짓는 공정(critical process) 중의 하나이다.
따라서 소자의 크기 및 특성을 결정짓기 위해서는 상기 쇼트 현상, 상기 활성 영역의 손상 및 상기 커플링비 확보 등의 문제들이 해결되는 플로팅 게이트 전극 형성공정이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 쇼트(short) 현상을 고려하면서, 중첩 마진(overlay margin) 부족으로 인한 활성영역의 손상(active attack)을 고려하고, 소자 구동에 필요한 최소한의 커플링 비(coupling ratio)를 확보될 수 있도록 하는 플래쉬 메모리소자의 플로팅 게이트전극 형성방법을 제공함에 있다.
상술한 문제점을 해결하기 위한 본 발명의 사상은 반도체 기판에 구분 정의된 활성영역과 비활성영역 간에 소정 두께의 단차가 발생되도록 상기 비활성영역에 소자분리막을 형성하는 단계, 상기 소자분리막이 형성된 결과물 상에 터널 산화막, 플로팅게이트전극용 폴리 실리콘막 및 반사방지막을 순차적으로 형성한 후, 상기 반사방지막의 소정 영역에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 상기 반사방지막을 패터닝하여, 상부면보다 하부면이 넓고 측벽에 슬로프(slope)를 가진, 패터닝된 반사방지막을 형성하는 단계 및 상기 패터닝된 반사방지막을 식각마스크로 하부의 플로팅 게이트 전극용 폴리실리콘막, 상기 터널산화막 및 상기 소자분리막의 소정 두께를 패터닝하여 측벽에 슬로프를 가진 플로팅 게이트 전극을 형성하는 단계를 포함한다.
상기 활성영역과 비활성영역 간에 소정 두께의 단차는 효율적인 소자분리막의 높이보다 높게 형성되도록 하는 것을 포함한다.
상기 효율적인 소자분리막의 높이는 최소한으로 150Å 정도의 두께로 유지해야 한다.
상기 패터닝된 반사방지막은 HBr가스를 사용하는 식각공정을 통해 형성되는 것을 포함한다.
상기 측벽에 슬로프를 가진 플로팅 게이트 전극은 Cl2, O2, HBr 및 N2 가스가 혼합된 가스를 사용하는 식각공정을 통해 형성되는 것을 포함한다.
상기 활성영역과 비활성영역 간에 효율적인 소자분리막의 높이보다 높게 형성된 소정 두께의 단차는 상기 플로팅 게이트전극 패터닝 공정시 상기 효율적인 소자분리막의 높이만큼만 잔존되도록 하는 것을 포함한다.
본 발명의 또 다른 사상은 반도체 기판에 구분 정의된 활성영역과 비활성영역 간에 소정 두께의 단차가 발생되도록 상기 비활성영역에 소자분리막을 형성하는 단계, 상기 소자분리막이 형성된 결과물 상에 플로팅게이트전극용 폴리 실리콘막을 형성하고 상기 폴리 실리콘막 상부의 상기 활성영역에 상부면보다 하부면이 넓고 측벽에 슬로프(slope)를 가진, 패터닝된 반사방지막을 형성하는 단계 및 상기 패터닝된 반사방지막을 마스크로 상기 플로팅 게이트 전극용 폴리 실리콘막 및 상기 소자분리막의 소정 두께를 패터닝하여 측벽에 슬로프를 가진 플로팅 게이트 전극을 형성하는 단계를 포함한다.
상기 활성영역과 비활성영역 간에 소정 두께의 단차는 효율적인 소자분리막의 높이보다 높게 형성되도록 하는 것을 포함한다.
상기 활성영역과 비활성영역 간에 상기 효율적인 소자분리막의 높이보다 높게 형성된 소정 두께의 단차는 상기 플로팅 게이트전극 패터닝 공정시 상기 효율적인 소자분리막의 높이만큼만 잔존되도록 하는 것을 포함한다.
상기 상부면보다 하부면이 넓고 측벽에 슬로프(slope)를 가진 패터닝된 반사방지막은 상기 폴리 실리콘막 상부에 반사방지막을 형성하고, 상기 반사 방지막 상부에 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 식각 마스크로 사용하여 HBr가스가 이용되는 식각공정을 수행함으로써 형성되는 것을 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소자 분리막(12)이 구비된 반도체 기판 상에 터널 산화막(14) 및 플로팅 게이트 전극용 폴리 실리콘막(16)을 순차적으로 형성한다.
이때, 상기 터널 산화막(14) 및 상기 폴리 실리콘막(16)을 형성하기 전, 반도체 기판(10) 상에 게이트 산화막(미도시), 패드 질화막(미도시), 패드 산화막(미도시)을 순차적으로 형성한다. 이어서, 상기 패드 산화막 상의 소정영역에 트렌치정의용 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트패턴(미도시)을 식각마스크로 상기 패드 산화막에 식각공정을 수행하면 패드 산화막이 패터닝된다. 상기 패터닝된 패드산화막이 포함된 결과물의 상기 포토레지스트패턴(미도시)을 제거하는 에싱 공정을 수행한다. 이어서, 상기 패터닝된 패드 산화막을 식각 마스크로 패드 질화막, 게이트 산화막 및 반도체 기판의 소정 깊이까지 식각하면, 트렌치가 형성된다.
다음으로, 상기 트렌치가 포함된 결과물 전면에 HDP산화막과 같은 트렌치 매립용 절연막이 형성된다. 이어서, 상기 패드산화막이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하면, 소자분리막(12)이 형성된다. 이어서, 상기 패드 산화막, 패드 질화막, 게이트 절연막을 제거하는 식각공정을 수행함으로써 소자 분리막(12)의 형성 공정이 완료된다.
상기 소자 분리막(12)의 형성으로 인해, 소자분리막이 형성된 영역 즉, 비활성영역과 소자분리막이 형성되지 않은 영역 즉, 활성 영역간에는 단차가 발생한다. 이 단차를 효율적인 소자 분리막의 높이(Effective Field oxide layer Height: EFH)라 하여 이 효율적인 소자 분리막(EFH)의 높이가 플로팅 게이트전극 형성을 위한 식각 공정후에도 유지될 수 있도록 해야 한다. 따라서 본 공정의 소자 분리막의 형성 공정시 효율적인 소자 분리막의 높이(EFH)보다 높게 즉, 도 1의 A만큼의 높이만큼 형성되도록 한다. 이 효율적인 소자분리막의 높이보다 높게 형성되도록 함은 이후 수행되는 플로팅 게이트 전극 형성을 위한 식각 공정시 소정두께가 제거되어도 효율적인 소자 분리막의 높이가 유지될 수 있게 되기 때문이다.
상기 효율적인 소자 분리막의 높이(EFH)가 100Å정도의 두께이고, 상기 A만큼의 높이는 50Å정도의 두께이다.
상기 효율적인 소자분리막의 높이가 유지되도록 하기 위해, 이후 수행되는 상기 플로팅 게이트 전극 형성을 위한 식각공정이 수행되면, 오버레이 쉬프트(overlay shift)가 발생하여도 일정마진 범위안에서는 상기 폴리 실리콘막과 반도체 기판의 활성영역간의 쇼트(short)가 발생하는 것이 방지될 수 있다.
도 2를 참조하면, 상기 플로팅 게이트 전극용 폴리 실리콘막(16) 상부에 유기 BARC(Organic Bottom anti reflection coating)막(18)을 형성하고, 상기 유기 BARC막 상부의 소정 영역에 플로팅게이트전극 정의용 포토레지스트패턴(PR)을 형성한다.
통상적으로 하드마스크 및 하드마스크 측벽에 형성된 스페이서 등으로 플로팅 게이트전극을 패터닝하여, 플로팅 게이트전극의 상부면적을 증가시켰는 데, 이는 많은 공정단계가 추가되어 제조시간 및 비용이 증가하는 단점이 있었다. 따라서 본 발명에서는 유기 BARC막(18)과 포토레지스트 패턴(PR)으로 플로팅 게이트 전극을 패터닝하여 이전보다 제조시간단축 및 비용 감소를 가지면서 동시에 플로팅 게이트전극의 상부면적을 증가시키게 한다.
도 3을 참조하면, 상기 포토레지스트 패턴(PR)을 식각 마스크로 유기 BARC막을 식각하여 패터닝된 유기 BARC막(18P)을 형성한다.
상기 패터닝된 유기 BARC막(18P)의 형성을 위한 식각 공정은 HBr가스를 사용하여 수행된다.
상기 HBr가스를 이용하여 유기 BARC막에 식각공정이 수행되면, 상기 포토레지스트 패턴(PR)의 로스(loss)가 최소화된다.
또한, 상기 식각 공정시 발생되는 폴리머가, 패터닝되고 있는 유기 BARC막의 하부에 증착되어 상부면보다 하부면이 넓으면서 측벽에 슬로프(slope)를 가지게 되는 패터닝된 유기 BARC막(18P)이 형성된다.
상기 슬로프를 가진, 패터닝된 유기 BARC막(18P)을 이후 수행되는 플로팅 게 이트전극형성을 위한 식각 공정에 식각마스크로 사용하면, 측벽에 슬로프(slope)를 가진 플로팅 게이트 전극을 형성하게 된다. 상기 측벽에 슬로프를 가진 플로팅 게이트 전극을 형성함으로써, 버티컬(vertical)한 측벽을 갖는 플로팅 게이트 전극보다 플로팅 게이트 전극의 현상 후 임계크기(development inspection critical dimension : 이하 DICD라 칭함)를 증대된다.
도 4를 참조하면, 상기 포토레지스트 패턴(PR)을 제거하는 에싱 공정을 수행한 후 상기 패터닝된 유기 BARC막(18P)만을 식각 마스크로 상기 폴리 실리콘막을 식각하면, 측벽에 슬로프(slope)를 가진 플로팅 게이트 전극(16P)이 형성된다.
이어서, 상기 패터닝된 유기 BARC막을 제거하는 공정을 수행함으로써 본 공정이 완료된다.
상기 폴리 실리콘막의 식각 공정은 Cl2, O2, HBr 및 N2 가스가 혼합된 가스를 사용함으로써, 식각 타겟을 균일하게 유지하도록 하기 위한 EPD(End point detect)시스템을 도입하여 수행된다.
상기 식각공정 수행 후, 상기 폴리 실리콘막의 식각 공정시 발생되는 폴리머에 의한 공정의 안정성 및 재현성을 위해 WAC(waferless auto clean)공정이 수행된다.
상기 WAC 공정은 SF6 및 O2가스가 혼합된 가스를 통해 수행된다.
상기 폴리 실리콘막의 식각 공정시 상기 폴리 실리콘막의 하부에 위치한 터널 산화막(14) 및 소자 분리막의 소정 두께가 제거되는 데, 상기 소자분리막의 소 정 두께가 제거되어도 효율적인 소자 분리막의 높이(EFH)가 유지될 수 있도록 해야 한다. 즉, 상기 식각 공정시 상기 효율적인 소자 분리막의 높이가 유지될 때까지만 폴리 실리콘막이 식각되면, 상기 식각 공정시 오버레이 쉬프트(overlay shift)가 발생하여도 일정마진 범위 안에서는 상기 폴리 실리콘막과 반도체 기판의 활성영역간의 쇼트가 발생하는 것을 방지할 수 있게 된다.
본 발명에 의하면, 상기 플로팅 게이트 전극 형성을 위한 식각 공정시 상기 효율적인 소자 분리막의 높이가 유지될 때까지만 폴리 실리콘막을 식각함으로써, 상기 식각 공정시 오버레이 쉬프트(overlay shift)가 발생하여도 일정마진 범위 안에서는 상기 폴리 실리콘막과 반도체 기판의 활성영역간의 쇼트가 발생하는 것을 방지할 수 있게 된다.
또한, 본 발명에 의하면, 슬로프를 가진, 패터닝된 유기 BARC막을 식각마스크로 플로팅 게이트 전극을 패터닝함으로써, 플로팅 게이트 전극의 현상 후 임계크기(development inspection critical dimension : 이하 DICD라 칭함)를 증대시키게 되어 소자구동에서 요구되는 최소한의 커플링 비(coupling ratio)를 확보될 수 있도록 한다.
또한, 본 발명에 의하면 유기 BARC막과 포토레지스트 패턴으로 플로팅 게이트 전극을 패터닝함으로써, 하드마스크 및 스페이서등이 사용되는 종래의 공정들보다 제조시간단축 및 비용 감소를 가지면서 동시에 플로팅 게이트전극의 상부면적을 증가시키게 한다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 플로팅 게이트 전극 형성을 위한 식각 공정시 상기 효율적인 소자 분리막의 높이가 유지될 때까지만 폴리 실리콘막을 식각함으로써, 상기 식각 공정시 오버레이 쉬프트(overlay shift)가 발생하여도 일정마진 범위 안에서는 상기 폴리 실리콘막과 반도체 기판의 활성영역간의 쇼트가 발생하는 것을 방지할 수 있게 되는 효과가 있다.
또한, 본 발명에 의하면, 슬로프를 가진, 패터닝된 유기 BARC막을 식각마스크로 플로팅 게이트 전극을 패터닝함으로써, 플로팅 게이트 전극의 현상 후 임계크기(development inspection critical dimension : 이하 DICD라 칭함)를 증대시키게된다. 따라서, 플로팅 게이트 전극의 현상 후 임계크기가 증대됨으로써, 소자구동에서 요구되는 최소한의 커플링 비(coupling ratio)를 확보될 수 있도록 하는 효과가 있다.
또한, 본 발명에 의하면, 유기 BARC막과 포토레지스트 패턴으로 플로팅 게이트 전극을 패터닝함으로써, 하드마스크 및 스페이서등이 사용되는 종래의 공정들보다 제조시간단축 및 비용 감소를 가지면서 동시에 플로팅 게이트전극의 상부면적을 증가시키게 하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (10)
- 반도체 기판에 구분 정의된 활성영역과 비활성영역 간에 소정 두께의 단차가 발생되도록 상기 비활성영역에 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 결과물 상에 터널 산화막, 플로팅게이트전극용 폴리 실리콘막, 반사방지막 및 포토레지스트 패턴을 순차적으로 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 상기 반사방지막을 패터닝하여, 상부면보다 하부면이 넓고 측벽에 슬로프(slope)를 가진, 패터닝된 반사방지막을 형성하는 단계; 및상기 패터닝된 반사방지막을 식각마스크로 상기 플로팅 게이트 전극용 폴리실리콘막, 터널산화막 및 소자분리막 상부의 일부를 패터닝하여 측벽에 슬로프를 가진 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 활성영역과 비활성영역 간에 소정 두께의 단차는효율적인 소자분리막의 높이보다 높게 형성되도록 하는 것을 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 제2 항에 있어서, 상기 효율적인 소자분리막의 높이는100Å 의 두께인 것을 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 패터닝된 반사방지막은HBr가스를 사용하는 식각공정을 통해 형성되는 것을 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 측벽에 슬로프를 가진 플로팅 게이트 전극은Cl2, O2, HBr 및 N2 가스가 혼합된 가스를 사용하는 식각공정을 통해 형성되는 것을 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 제2 항에 있어서, 상기 활성영역과 비활성영역 간에 효율적인 소자분리막의 높이보다 높게 형성된 소정 두께의 단차는상기 플로팅 게이트전극 패터닝 공정시 상기 효율적인 소자분리막의 높이만 큼만 잔존되도록 하는 것을 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 반도체 기판에 구분 정의된 활성영역과 비활성영역 간에 소정 두께의 단차가 발생되도록 상기 비활성영역에 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 결과물 상에 플로팅게이트전극용 폴리 실리콘막을 형성하고 상기 활성영역 상부에 형성된 상기 폴리 실리콘막 상부에 상부면보다 하부면이 넓고 측벽에 슬로프(slope)를 가진, 패터닝된 반사방지막을 형성하는 단계; 및상기 패터닝된 반사방지막을 마스크로 상기 플로팅 게이트 전극용 폴리 실리콘막 및 소자분리막 상부의 일부를 패터닝하여 측벽에 슬로프를 가진 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 제7 항에 있어서, 상기 활성영역과 비활성영역 간에 소정 두께의 단차는효율적인 소자분리막의 높이보다 높게 형성되도록 하는 것을 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 제8 항에 있어서, 상기 활성영역과 비활성영역 간에 상기 효율적인 소자분리막의 높이보다 높게 형성된 소정 두께의 단차는상기 플로팅 게이트전극 패터닝 공정시 상기 효율적인 소자분리막의 높이만큼만 잔존되도록 하는 것을 포함하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법.
- 제7 항에 있어서, 상기 상부면보다 하부면이 넓고 측벽에 슬로프(slope)를 가진 패터닝된 반사방지막은상기 폴리 실리콘막 상부에 반사방지막을 형성하고, 상기 반사 방지막 상부에 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 식각 마스크로 사용하여 HBr가스가 이용되는 식각공정을 수행함으로써 형성되는 것을 포함하는 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법.
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