KR100976798B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 소자의 제조 방법이 개시된다. 이 방법은, 반도체 기판상에 산화막, 플로팅 게이트 폴리막, ONO막 및 제어 게이트 폴리막을 순차적으로 적층하여 형성하고, 제어 게이트 폴리막의 상부에 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 이용하여 산화막, 플로팅 게이트 폴리막, ONO막, 제어 게이트 폴리막을 식각하여 게이트 패턴을 형성하고, 하드 마스크를 노출시키고 ONO막 및 산화막을 덮도록 포토 레지스트를 형성하고, 하드 마스크 패턴과 포토 레지스트를 제거하는 것을 특징으로 한다. 그러므로, 플래시 메모리의 셀 형성에 사용되는 하드 마스크 패턴의 제거시 발생되는 ONO막과 터널 산화막의 어택을 방지하여 커플링 비율의 손실을 줄여 셀 효율 및 신뢰성을 향상시킬 수 있고, 균일한 공정의 구현이 가능한 효과를 갖는다.
포토 레지스트, 노볼락, 하드 마스크, 플래시 메모리

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 특히 플래시(flash) 메모리 같은 반도체 소자의 제조 방법에 관한 것이다.
디자인 룰(design rule)이 90㎚급 NOR 플래시 메모리 소자로 발전하면서 게이트 길이가 140㎚로 줄어들어, 포토 장비에 의해서는 게이트 패터닝이 불가능하여 하드 마스크를 대신 사용하고 있다.
이하, 하드 마스크를 이용하는 일반적인 반도체 소자의 제조 방법을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1h는 일반적인 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 2는 90㎚급 공정에서 도 1f에 도시된 어택(attack)의 모습을 촬영한 크로스(X)-SEM(Scanning Electron Microscope) 사진이다.
도 1a를 참조하면, 반도체 기판(10)상에 터널 산화막(12), 플로팅 게이트 폴리막(14), ONO(Oxide-Nitride-Oxide)막(16), 제어 게이트 폴리막(18), 하드 마스크층(20), 반사 방지막(22) 및 감광막(photoresist)(24)을 순차적으로 적층하여 형성 한다. 이후, 도 1b 내지 도 1d에 도시된 바와 같이 하드 마스크 패턴(20A)을 형성한다. 즉, 도 1b에 도시된 바와 같이 감광막(24)을 사진 및 식각 공정에 의해 패터닝하여 감광막 패턴(24A)을 반사 방지막(22)의 상부에 형성하고, 도 1c에 도시된 바와 같이 감광막 패턴(24A)을 식각 마스크로 이용하여 반사 방지막(22)과 하드 마스크층(20)을 식각하여 하드 마스크 패턴(20A)을 형성한다. 이후, 도 1d에 도시된 바와 같이 감광막 패턴(24A)과 반사 방지막(22A)을 제거한 후, 도 1e에 도시된 바와 같이, 하드 마스크 패턴(20A)을 이용하여 산화막(12), 플로팅 게이트 폴리막(14), ONO막(16), 제어 게이트 폴리막(18)을 식각하여 게이트 패턴을 형성한다. 즉, 게이트 패턴은 터널 산화막(12A), 플로팅 게이트(14A), ONO막(16A) 및 제어 게이트(18A)로 구성된다. 도 1e에 도시된 바와 같이 게이트 패턴이 형성되는 동안 하드 마스크 패턴(20A)의 일부도 제거되어 도 1e에 도시된 바와 같은 모습(20B)으로 된다.
이후, 도 1f에 도시된 바와 같이, 하드 마스크 패턴(20B)을 습식(wet) 식각 공정에 의해 제거한다. 그러나, 하드 마스크 패턴(20B)가 제거되는 동안, ONO막(16A)의 질화막(16A-3)의 상부 및 하부에 위치한 산화막들(16A-1 및 16A-2)이 도 1g에 도시된 바와 같이 어택(30)을 받고, 터널 산화막(12A)도 도 1h에 도시된 바와 같이 어택(32)을 받는 문제점이 있다. ONO막(16A)이 어택을 받아 손실(Loss)되면, 커플링 비율(CR:Coupling Ratio)이 감소하게 되어, 셀(Cell)이 동작하지 않게 되는 결과를 가져 오게 된다. 또한, 어택이 없다면 제어 게이트(18A)에 10볼트(V)를 가해질 때 60%의 전압인 6V가 플로팅 게이트(14A)에 전달되지만, 어택에 의해 CR이 좋지 않게 되면 효율이 떨어져 5V이하의 전압만이 플로팅 게이트(14A)에 전달된다. 터널 산화막(12A)의 어택은 소거(Erase) 동작시 빠른 소거(Fast Erase) 등의 문제를 야기시켜 셀이 동작하지 않는 경우가 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 하드 마스크를 이용하여 게이트 패턴을 형성할 때 ONO막 및 산화막의 어택을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 산화막, 플로팅 게이트 폴리막, ONO막 및 제어 게이트 폴리막을 순차적으로 적층하여 형성하는 단계와, 상기 제어 게이트 폴리막의 상부에 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용하여 상기 산화막, 상기 플로팅 게이트 폴리막, 상기 ONO막, 상기 제어 게이트 폴리막을 식각하여 게이트 패턴을 형성하는 단계와, 상기 하드 마스크를 노출시키고 상기 ONO막 및 상기 산화막을 덮도록 상기 포토 레지스트를 형성하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계 및 상기 포토 레지스트를 제거하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자의 제조 방법은 90㎚ NOR 플래시 메모리의 셀 형성에 필수로 사용되는 하드 마스크 패턴의 제거시 발생되는 ONO막과 터널 산화막의 어택을 방지하여 커플링 비율(CR)의 손실을 줄여 셀 효율 및 신뢰성을 향상시킬 수 있고, 균일(Uniform)한 공정의 구현이 가능 즉, MLC(Multi level cell)에 있어 가장 중요한 항목 중 하나인 임계 전압(Vth)의 산포가 좁은 NOR 플래시 메모리 소자 를 제조할 수 있도록 하는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 3a를 참조하면, 반도체 기판(60)상에 산화막(62), 플로팅 게이트 폴리막(64), ONO(Oxide-Nitride-Oxide)막(66) 및 제어 게이트 폴리막(68)을 순차적으로 적층하여 형성한다. 여기서, 플로팅 게이트 폴리막(64)의 두께는 약 1000Å이고, ONO막(66)의 두께는 각각 50Å, 70Å 및 70Å으로서 대략 총 200Å이고, 제어 게이트 폴리막(68)의 두께는 약 2100Å이다.
이후, 도 3d에 도시된 바와 같이 제어 게이트 폴리막(68)의 상부에 하드 마스크 패턴(70A)을 형성한다.
구체적으로 살펴보면, 도 3a에 도시된 바와 같이 제어 게이트 폴리막(68)의 상부에 하드 마스크층(70)을 형성한다. 여기서, 하드 마스크층(70)은 산화막일 수 있으며 대략 2000 내지 2500Å의 두께를 갖는다. 이후, 하드 마스크층(70)의 상부에 반사 방지막(BARC:Bottom AntiReflect Coating)(72)을 형성한다. 이후, 반사 방지막(72)의 상부에 감광막(photoresist)(74)을 도포한다. 이후, 도 3b에 도시된 바와 같이 감광막(74)을 사진 및 식각 공정에 의해 패터닝하여 감광막 패턴(74A)을 반사 방지막(72)의 상부에 형성한다. 이후, 도 3c에 도시된 바와 같이 감광막 패턴(74A)을 식각 마스크로 이용하여, 반사 방지막(72)과 하드 마스크층(70)을 식각하여 하드 마스크 패턴(70A)을 형성한다. 예를 들어, 감광막 패턴(74A)을 식각 마스크로 이용하여 반사 방지막(72)을 일차적으로 식각한 후, 감광막 패턴(74A)과 식각된 반사 방지막(72A)을 식각 마스크로 이용하여 하드 마스크층(70)을 식각할 수 있다. 예를 들어, 하드 마스크 패턴(70A)을 형성하기 위한 전술한 식각 공정들은 반응성 이온 식각(RIE:Reactive Ion Etching)과 같은 건식 식각일 수 있다. 이후, 도 3d에 도시된 바와 같이 감광막 패턴(74A)과 반사 방지막(72A)을 제거한다.
이후, 도 3e에 도시된 바와 같이, 하드 마스크 패턴(70A)을 이용하여 산화막(62), 플로팅 게이트 폴리막(64), ONO막(66) 및 제어 게이트 폴리막(68)을 식각하여 게이트 패턴을 형성한다. 즉, 제어 게이트 패턴은 터널 산화막(62A), 플로팅 게이트(64A), ONO막(66) 및 제어 게이트(68A)로 구성된다. 도 3e에 도시된 바와 같이 제어 게이트 패턴이 형성되는 동안 하드 마스크 패턴(70A)가 부분적으로 제거되어 도 3e에 도시된 바와 같은 모습(70B)으로 된다..
도 3g에 도시된 바와 같이, 하드 마스크 패턴(70B)을 노출시키고 ONO막(66A) 및 터널 산화막(62A)을 덮도록 포토 레지스트(80A)를 형성한다. 이는 예를 들면 노볼락(Novolac) 공정에 의해 가능해진다.
구체적으로 살펴보면, 도 3f에 도시된 바와 같이 하드 마스크 패턴(70B)을 포함하여 반도체 기판(60)의 전면에 포토 레지스트(80)를 도포한다. 여기서, 포토 레지스트(80)는 노볼락 계열의 수지일 수 있다. 이후, 도 3g에 도시된 바와 같이, 포토 레지스트(80)로의 노광량을 조절하여, 하드 마스크 패턴(70B)을 노출시키고 ONO막(66A) 및 터널 산화막(62A)을 덮도록 포토 레지스트(80)의 일부를 제거한다. 즉, 도 3f에 도시된 바와 같이 포토 레지스트(80)를 도포한 후 별도의 패터닝 공정없이 노광량만을 조절하여, 도 3g에 도시된 바와 같이 드레인 영역(90)과 소스 영역(92)에 깊은 골 모양으로 포토 레지스트(80A)를 형성할 수 있다.
이후, 도 3h에 도시된 바와 같이, 하드 마스크 패턴(70B)을 예를 들면 습식 식각에 의해 제거한다. 여기서, 습식 식각 공정은 VPC(Vapor Phase Cleaning) 공정일 수 있다. 이와 같이, 본 발명에서는 하드 마스크 패턴(70B)을 제거하는 동안, ONO막(66A)과 산화막(62A)이 포토 레지스트(80A)에 의해 덮여있으므로, ONO막(66A) 및 산화막(62A)이 어택받는 것을 방지할 수 있다.
하드 마스크 패턴(70B)이 제거된 후, 잔류하는 포토 레지스트(80A)를 애슁(ashing) 공정에 의해 제거한다.
전술한 본 발명에 의한 반도체 소자의 제조 방법은 게이트 패턴의 형성에 초점을 맞추어 설명되었다. 따라서, 게이트 패턴 형성 공정 이외의 공정 예를 들면, 소자 분리막의 형성 공정, 드레인 및 소스 영역을 위한 이온 주입 공정, 살리사이드(salicide) 형성 공정 및 금속 배선 형성 공정 등은 일반적인 사항이므로 여기서는 상세한 설명을 생략한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1h는 일반적인 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 2는 90㎚급 공정에서 도 1f에 도시된 어택의 모습을 촬영한 X-SEM 사진이다.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
60 : 반도체 기판 62 : 산화막
64 : 플로팅 게이트 폴리막 66 : ONO 막
68 : 제어 게이트 폴리막 70 : 하드 마스크층
72 : 반사 방지막 74 : 감광막
80 : 포토 레지스트

Claims (5)

  1. 반도체 기판상에 산화막, 플로팅 게이트 폴리막, ONO막 및 제어 게이트 폴리막을 순차적으로 적층하여 형성하는 단계;
    상기 제어 게이트 폴리막의 상부에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여 상기 산화막, 상기 플로팅 게이트 폴리막, 상기 ONO막, 상기 제어 게이트 폴리막을 식각하여 게이트 패턴을 형성하는 단계;
    상기 하드 마스크를 노출시키고 상기 ONO막 및 상기 산화막을 덮도록 포토 레지스트를 형성하는 단계;
    상기 하드 마스크 패턴을 제거하는 단계; 및
    상기 포토 레지스트를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 하드 마스크 패턴을 형성하는 단계는
    상기 제어 게이트 폴리막의 상부에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층의 상부에 반사 방지막을 형성하는 단계;
    상기 반사 방지막의 상부에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 이용하여, 상기 반사 방지막과 상기 하드 마스크층을 식각하여 상기 하드 마스크 패턴을 형성하는 단계; 및
    상기 감광막 패턴과 상기 반사 방지막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 포토 레지스트를 형성하는 단계는
    상기 하드 마스크 패턴을 포함하여 상기 반도체 기판의 전면에 상기 포토 레지스트를 도포하는 단계;
    상기 포토 레지스트의 노광량을 조절하여, 상기 하드 마스크 패턴을 노출시키고 상기 ONO막 및 상기 산화막을 덮도록 상기 포토 레지스트의 일부를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 포토 레지스트는 노볼락 계열의 수지인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2 항에 있어서, 상기 하드 마스크층은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
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