KR100831272B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 산화막, 플로팅 게이트 폴리, ONO막, 컨트롤 게이트 폴리 및 BARC(Bottom AntiReflect Coating)를 순차적으로 구비하는 단계와; 상기 BARC 위에 포토레지스트를 도포하는 단계와; 스택 게이트를 형성할 영역의 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 인시튜(In-site) 방식으로 상기 산화막까지 식각을 수행하는 단계;를 포함하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
스택 게이트, 플래시 메모리, DOF(Depth of Focus) 마진

Description

플래시 메모리 소자의 제조 방법{MANUFACTURING METHOD OF FLASH MEMORY DEVICE}
도 1a 내지 도 1c는 일반적인 스택 게이트(stack gate) 구조의 플래시 메모리 소자의 제조방법에 따른 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따라 플래시 메모리 소자의 제조 방법에 따른 단면도.
도 3은 본 발명의 실시예에 따라 스택 게이트 식각 후의 SEM 단면도.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 110: 산화막
120: 플로팅 게이트 폴리 130: ONO 막
140: 컨트롤 게이트 폴리 150: BARC
160: KrF용 포토레지스트 패턴 170: 스택 게이트
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 노광 공정에서의 DOF(Depth of Focus) 마진을 확보하여 공정의 신뢰도를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자에서 메모리 셀의 성능을 결정하는 중요한 변수는 게이트 결합 계수이다. 이와 같은 게이트 결합 계수는 플로팅 게이트(floating gate)의 전위에 큰 영향을 미친다. 더욱 높은 게이트 결합 계수를 가지는 플래시 메모리 소자는 플로팅 게이트의 전위를 메모리 셀의 컨트롤 게이트(control gate)에 주어진 전위에 근접하게 형성할 수 있으므로, 더욱 높은 프로그램 및 소거 효율 또는 판독 속도를 포함한 플래시 메모리 셀의 성능이 보다 향상될 수 있다.
높은 게이트 결합 비율은 플래시 칩 설계를 간소화하여, 특히 보다 낮은 전원 전압에 대해 플래시 메모리 셀의 동작 전압을 낮출 수 있다. 게이트 결합 계수를 결정하는 중요한 요인은 터널 옥사이드 커패시턴스(tunnel oxide capacitance)에 대한 폴리 실리콘(poly silicon) 사이의 커패시턴스, 즉 플로팅 게이트 폴리(floating gate poly)와 컨트롤 게이트 폴리(control gate poly) 사이의 커패시턴스이다. 폴리실리콘 사이의 커패시턴스가 증가하고 터널 옥사이드 커패시턴스가 감소함에 따라, 게이트 결합 계수는 증가할 수 있다.
도 1a 내지 도 1c는 일반적인 스택 게이트(stack gate) 구조의 플래시 메모리 소자의 제조방법에 따른 단면도이다.
일반적인 스택 게이트 구조의 플래시 메모리 소자의 제조방법에서 스택 게이트의 두께는 디자인 룰(design rule)이 작아져도 이온 주입(ion implantation) 조건이 변경되지 않는 한 이온 주입시 마스크 역할을 하는 컨트롤 게이트 폴리(14)의 두께가 감소할 수 없으므로, 식각 공정시 식각하고자 하는 막의 두께는 줄어들지 않아 식각 공정 진행시 마스크로 사용하는 포토레지스트 패턴(16)의 두께 또한 감소시킬 수 없다.
또한, 이와 같은 경우에는 최소한 포토레지스트 두께를 6000Å 이상 형성하여 사용하여야 하나, 디자인 룰이 점차 작아짐에 따라 스택 게이트를 형성하기 위한 피치(pitch), 즉 라인과 스페이스(space)의 CD(critical demension)를 합한 값이 작아지기 때문에 동일한 포토레지스트 두께에 대해 노광 공정에서의 DOF(Depth of Focus) 마진을 확보하는 것이 매우 어려운 문제점이 발생한다.
따라서, 스택 게이트의 포토레지스트 패터닝시 패턴(16)이 쓰러지거나 변형되는 현상이 발생하며 패턴을 형성하더라도 재현성이 없어 플래시 메모리 소자의 성능을 저하시키는 문제를 유발하게 된다.
본 발명은 노광 공정에서의 DOF 마진을 확보하여 공정의 신뢰도를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 산화막, 플로팅 게이트 폴리, ONO막, 컨트롤 게이트 폴리 및 BARC(Bottom AntiReflect Coating)를 순차적으로 구비하는 단계와; 상기 BARC 위에 포토레지스트를 도포하는 단계와; 스택 게이트를 형성할 영역의 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 인시튜(In-site) 방식으로 상기 산화막까지 식각을 수행하는 단계;를 포함하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 플래시 메모리 소자의 제조 방법에 따른 단면도이다.
먼저, 본 발명의 실시예에 따라 플래시 메모리 소자의 제조 방법은 반도체 기판(100) 상에 산화막(110), 플로팅 게이트 폴리막(120), ONO막(130), 컨트롤 게이트 폴리막(140) 및 BARC(Bottom AntiReflect Coating: 150)을 구비한 상태에서 스택 게이트를 형성하기 위한 KrF용 포토레지스트를 4000~5000Å의 두께로 도포한다.
이어서, 도 2a에 도시된 바와 같이 KrF용 포토레지스트를 패터닝하여 KrF용 포토레지스트 패턴(160)을 형성하고 노광 공정에서의 DOF 마진을 확보한 후, BARC(150) 식각과 플로팅 게이트 폴리(120), ONO층(130), 컨트롤 게이트 폴리(140)를 포함하는 스택 게이트 막(stack gate film)의 식각을 한번에 수행하는 스택 게이트 막 식각 공정을 수행한다.
여기서, KrF용 포토레지스트 패턴(160)을 마스크로서 이용한 식각 공정을 수행하기 위해서, 예를 들어 CO 부산물의 양을 적정점(end point)으로 이용하여 CO 부산물의 양이 없어질 때까지 수행하며, 10 ~ 30mT의 분위기 압력에서 400~700W의 소스 파워와 40 ~ 150W의 바이어스 파워를 인가한 상태에서, 80 ~ 200sccm의 CF4, 100 ~ 200sccm의 Ar, 10 ~ 20sccm의 HeO2를 이용하여 공정을 수행할 수 있다.
따라서, 도 2b에 도시된 바와 같이 산화막(110)이 노출되도록 식각하여 산화 막(110), 플로팅 게이트 폴리막(120), ONO막(130), 컨트롤 게이트 폴리막(140)을 포함하는 스택 게이트(170)를 형성할 수 있다.
이와 같은 조건으로 공정을 수행한 후 남아 있는 포토레지스트 두께는 도 3에서 볼 수 있듯이 A 부분의 포토레지스트 두께가 약 1000Å의 두께로 잔류하므로, 200 ~ 300Å의 두께로 포토레지스트가 구비되어야 이후 공정 마진이 있는 특징을 고려하면 본 발명에 따라 1000Å의 두께로 잔류하는 포토레지스트에 의해 공정 마진이 충분히 있음을 알 수 있다. 또한, 컨트롤 게이트 프로파일도 동일한 수준임을 확인할 수 있다.
또한, 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 플래시 메모리 소자의 콘트롤 게이트 형성 공정에서 특히, 하프 피치(half pitch)가 130nm 이하의 플래시 메모리 소자에서 인시트(In-site) 방식으로 BARC(150)의 식각 공정과 플로팅 게이트 폴리(120), ONO층(130) 및 컨트롤 게이트 폴리(140)를 포함하는 스택 게이트 막(stack gate film)을 한번에 식각하므로서, BARC(150) 식각을 위한 추가 공정 및 장비의 사용없이 스택 게이트(170)를 형성할 수 있다.
그리고, 이와 같이 스택 게이트(170)를 형성하므로 식각 공정에서의 마스크 역할을 하는 포토레지스트의 두께를 감소시켜 DOF 마진을 향상시키는 공정 조건을 구현할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 하프 피치가 130nm 이하의 플래시 메모리 소자에서 인시튜(In-site) 방식으로 스택 게이트(stack gate)를 형성할 수 있으므로 공정 수율을 향상시키고 포토레지스트의 두께를 감소시켜 DOF 마진을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판상에 산화막, 플로팅 게이트 폴리, ONO막, 컨트롤 게이트 폴리 및 BARC(Bottom AntiReflect Coating)를 순차적으로 구비하는 단계;
    상기 BARC 위에 포토레지스트를 도포하는 단계;
    스택 게이트를 형성할 영역의 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 인시튜(In-site) 방식으로 상기 산화막까지 식각을 수행하는 단계;를 포함하여 이루어지는 플래쉬 메모리 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 KrF용 포토레지스트를 이용하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 식각 공정을 수행하는 단계는
    10 ~ 30mT의 분위기 압력에서 400~700W의 소스 파워와 40 ~ 150W의 바이어스 파워를 인가한 상태에서, 80 ~ 200sccm의 CF4, 100 ~ 200sccm의 Ar, 10 ~ 20sccm의 HeO2를 이용하여 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 식각 공정을 수행하는 단계는
    CO 부산물의 양을 적정점(end point)으로 이용하여 CO 부산물의 양이 없어질 때까지 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  6. 삭제
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