KR100859485B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 산화막, 플로팅 게이트 폴리, ONO막, 컨트롤 게이트 폴리 및 BARC(Bottom AntiReflect Coating)를 순차적으로 구비하는 단계와; 상기 BARC 위에 스택 게이트를 형성하기 위한 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 식각 공정을 수행하는 단계;를 포함하되, 상기 식각 공정조건은 1 ~ 10mT의 분위기 압력에서 100 ~ 500W의 소스 파워와 40 ~ 150W의 바이어스 파워를 인가한 상태에서, 50 ~ 200sccm의 CHF3, 10 ~ 50sccm의 Ar, 100 ~ 200sccm의 HeO2를 이용하여 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리, ONO, 스택 게이트
Description
도 1은 종래기술에 따른 플래시 메모리 소자의 스택 게이트(stack gate) 식각 후의 SEM 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따라 플래시 메모리 소자의 제조 방법
에 따른 단면도.
도 3은 본 발명의 실시예에 따라 스택 게이트 식각 후의 SEM 단면도.
<도면의 주요부분에 대한 부호의 설명>
200 : 반도체 기판
201 : 산화막
202 : 플로팅 게이트 폴리
203 : ONO 막
204 : 컨트롤 게이트 폴리
205 : BARC
206 : KrF용 포토레지스트 패턴
207 : 스택 게이트
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 스택(Stack) 게이트를 형성하는 ONO(Oxide-Nitride-Oxide)막의 식각 공정 조건을 개선하여 공정의 신뢰도를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
한편, 플래시 메모리 소자에서 메모리 셀의 성능을 결정하는 중요한 변수는 게이트 결합 계수이다. 이와 같은 게이트 결합 계수는 플로팅 게이트(floating gate)의 전위에 큰 영향을 미친다. 더욱 높은 게이트 결합 계수를 가지는 플래시 메모리 소자는 플로팅 게이트의 전위를 메모리 셀의 컨트롤 게이트(control gate) 에 주어진 전위에 근접하게 형성할 수 있으므로, 더욱 높은 프로그램 및 소거 효율 또는 판독 속도를 포함한 플래시 메모리 셀의 성능이 보다 향상될 수 있다. 높은 게이트 결합 비율은 플래시 칩 설계를 간소화하여, 특히 보다 낮은 전원 전압에 대해 플래시 메모리 셀의 동작 전압을 낮출 수 있다. 게이트 결합 계수를 결정하는 중요한 요인은 터널 옥사이드 커패시턴스(tunnel oxide capacitance)에 대한 폴리 실리콘(poly silicon) 사이의 커패시턴스, 즉 플로팅 게이트 폴리(floating gate poly)와 컨트롤 게이트 폴리(control gate poly) 사이의 커패시턴스이다. 폴리실리콘 사이의 커패시턴스가 증가하고 터널 옥사이드 커패시턴스가 감소함에 따라, 게이트 결합 계수는 증가할 수 있다.
일반적으로, 디자인 룰(Design rule)이 130nm 이하의 플래시 메모리 소자에서 콘트롤 게이트 형성은 248nm 파장의 KrF 광원을 사용하여 180nm CD(Critical Dimension)을 가지는 포토레지스트 패턴을 형성한 후, 이를 마스크로 사용하여 BARC(Bottom AntiReflect Coating), 콘트롤 게이트 폴리, ONO(Oxide-Nitride-Oxide), 플로팅 게이트 폴리를 한번에 식각하는 방법을 사용한다. 이 경우, 서로 다른 종류의 식각 막이 존재함으로써 각각의 막을 식각할 때 다양한 종류의 반응 가스를 사용하여 공정을 진행한다. 일반적으로 BARC를 식각하는 단계에서는 CF4, Ar, O2를 사용하며, 콘트롤 게이트 폴리와 플로팅 게이트 폴리를 식각할 경우에는 Cl2, HBr, O2 가스를 사용하고, 콘트롤 게이트 폴리와 플로팅 게이트 폴리 사이에 위치하면서 플로팅 게이트와 콘트롤 게이트 사이의 절연을 담당하는 ONO 막을 식각 할 경우는 CHF3, Ar 가스를 사용하여 공정을 진행한다. 이때, ONO 막을 식각하는 공정이 매우 중요한 단계로 폴리막을 식각하는 단계와는 서로 다른 종류의 화학 가스로 진행을 해야함으로 생성되는 폴리머(Polymer)의 종류 및 산화막, 질화막, 폴리막 간의 식각률 차이로 제대로 식각이 이루어지지 않고, 도 1에 도시된 바와 같이, 턱이 지는 현상(A)이 발생한다. 이 경우, 후속 공정의 이온 주입 공정 진행시 ONO 막이 이온 도핑(Ion doping)되어 막의 특성을 잃어버리게 되고 또한, 신뢰성 검사시 ONO 막으로 전자들이 빠져나가는 현상이 발생하여 저장(Retention) 능력 저하 및 누설 전류 등의 불량을 발생하는 문제를 유발한다.
본 발명은 플래시 메모리 소자의 스택(Stack) 게이트를 형성하는 ONO(Oxide-Nitride-Oxide)막의 식각 공정 조건을 개선하여 공정의 신뢰도를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 산화막, 플로팅 게이트 폴리, ONO막, 컨트롤 게이트 폴리 및 BARC(Bottom AntiReflect Coating)를 순차적으로 구비하는 단계와; 상기 BARC 위에 스택 게이트를 형성하기 위한 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 식각 공정을 수행하는 단계;를 포함하되, 상기 식각 공정조건은 1 ~ 10mT의 분위기 압력에서 100 ~ 500W의 소스 파워와 40 ~ 150W의 바이어스 파워를 인가한 상태에서, 50 ~ 200sccm의 CHF3, 10 ~ 50sccm의 Ar, 100 ~ 200sccm의 HeO2를 이용하여 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
삭제
또한, 본 발명의 실시예에 의하면, 상기 ONO막의 식각 공정 과정에서 상기 Ar가스와 상기 HeO2 가스는 1 : 5의 비율로 함유되는 것이 바람직하다.
바람직하게는, 상기 식각 공정을 수행하는 단계는 상기 반도체 기판상의 산화막까지 인시츄(In-site) 방식으로 수행하는 것이 적합하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 플래시 메모리 소자의 제조 방법에 따른 단면도이다.
먼저, 본 발명의 실시예에 따라 플래시 메모리 소자의 제조 방법은 반도체 기판(200) 상에 산화막(201), 플로팅 게이트 폴리막(202), ONO막(203), 컨트롤 게이트 폴리막(204) 및 BARC(Bottom AntiReflect Coating : 205)을 구비한 상태에서 스택 게이트를 형성하기 위한 KrF용 포토레지스트를 4000~5000Å의 두께로 도포한 다. 이어서, 도 2a에 도시된 바와 같이, KrF용 포토레지스트를 패터닝하여 KrF용 포토레지스트 패턴(206)을 형성한다.
이어서, 이러한 KrF용 포토레지스트 패턴(206)을 식각 마스크로 사용하여 BARC(205) 식각과 플로팅 게이트 폴리(202), ONO막(203), 컨트롤 게이트 폴리(204)를 포함하는 스택 게이트 막(stack gate film)의 식각을 한번에 수행하는 스택 게이트 막 식각 공정을 수행한다. 여기서, KrF용 포토레지스트 패턴(206)을 마스크로서 이용한 식각 공정을 수행하기 위해서 1 ~ 10mT의 분위기 압력에서 100 ~ 500W의 소스 파워와 40 ~ 150W의 바이어스 파워를 인가한 상태에서, 50 ~ 200sccm의 CHF3, 10 ~ 50sccm의 Ar, 100 ~ 200sccm의 HeO2의 공정 조건을 이용하여 공정을 수행할 수 있다. 또한, ONO막(203)의 식각 과정에서는 Ar가스와 HeO2 가스가 1 : 5 의 비율로 함유되어 사용하는 것이 바람직하다. 이러한 HeO2 혼합가스는 O2 가스를 미세하게 조절하여 ONO막(203)의 식각 공정시 산화막(Oxide)과 질화막(Nitride)의 선택비를 1: 1로 조절하여 식각률의 차이를 낮추기 위함이다. 그리하여, Ar 이온의 스퍼터링(sputtering)에 의해 발생하는 ONO 막의 손상을 감소시키고, HeO2 혼합가스를 사용하여 식각시 발생하는 반응 부산물을 원활히 제거할 수 있음으로써 ONO 막(203)에서 발생하는 턱지는 프로파일을 제어할 수 있다..
따라서, 도 2b에 도시된 바와 같이 산화막(201)이 노출되도록 식각하여 산화막(201), 플로팅 게이트 폴리막(202), ONO막(203), 컨트롤 게이트 폴리막(204)을 포함하는 스택 게이트(207)를 형성할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 플래시 메모리 소자의 콘트롤 게이트 형성 공정에서 특히, 하프 피치(half pitch)가 130nm 이하의 플래시 메모리 소자에서 인시츄(In-site) 방식으로 BARC(205)의 식각 공정과 플로팅 게이트 폴리(202), ONO층(203) 및 컨트롤 게이트 폴리(204)를 포함하는 스택 게이트 막(stack gate film)을 한번에 식각함으로써, BARC(205) 식각을 위한 추가 공정 및 장비의 사용없이 스택 게이트(207)를 형성할 수 있다.
특히, 도 3에 도시된 바와 같이, ONO막(203)의 식각 과정에서 HeO2 가스를 미세하게 조절하여 사용하여 ONO막(203)에서 발생하는 턱지는 프로파일을 제어함(B)으로써 공정의 신뢰성을 크게 향상시킬 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명은 플래시 메모리 소자의 콘트롤 게이트 형성 공정에서 특히, half pitch 130nm 이하의 제품의 ONO 막을 식각하는 공정 조건에서 Ar 이온의 스퍼터링(sputtering)에 의해 발생하는 ONO 막의 손상을 감소시키고, HeO2 혼합가스를 사 용하여 식각시 발생하는 반응 부산물을 원활히 제거할 수 있음으로써 ONO 막에서 발생하는 턱지는 프로파일을 제어할 수 있다..
또한, 본 발명은, 콘트롤 게이트의 프로파일 이상으로 인한 ONO 막으로의 누설 전류 발생을 방지할 수 있음으로 제품의 신뢰성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판상에 산화막, 플로팅 게이트 폴리, ONO막, 컨트롤 게이트 폴리 및 BARC(Bottom AntiReflect Coating)를 순차적으로 구비하는 단계;상기 BARC 위에 스택 게이트를 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 이용하여 식각 공정을 수행하는 단계;를 포함하되, 상기 식각 공정조건은 1 ~ 10mT의 분위기 압력에서 100 ~ 500W의 소스 파워와 40 ~ 150W의 바이어스 파워를 인가한 상태에서, 50 ~ 200sccm의 CHF3, 10 ~ 50sccm의 Ar, 100 ~ 200sccm의 HeO2를 이용하여 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제1항에서,상기 포토레지스트 패턴을 형성하는 단계는상기 BARC 위에 포토레지스트를 4000Å ~ 5000Å의 두께로 도포하는 단계와,스택 게이트를 형성할 영역의 포토레지스트를 패터닝하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제1항 또는 제2항에서,상기 포토레지스트 패턴은 KrF용 포토레지스트를 이용하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 삭제
- 제1항에서, 상기 식각 공정을 수행하는 단계는,상기 ONO막의 식각 공정시 상기 Ar가스와 상기 HeO2 가스는 1 : 5의 비율로 함유되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 공정을 수행하는 단계는 상기 반도체 기판상의 산화막까지 인시츄(In-site) 방식으로 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |