KR20010002009A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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KR20010002009A
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윤종용
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Abstract

플로팅 게이트와 플로팅 게이트 간의 스페이스 임계 치수를 줄일 수 있는 비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 필드 영역과 액티브 영역으로 구분되어진 반도체 기판의 상부에 터널 산화층을 형성하고, 기판의 상부에 폴리실리콘을 증착하여 플로팅 게이트를 형성한다. 플로팅 게이트의 상부에 질화물 계열의 제1 물질층을 증착하고, 제1 물질층의 상부에 폴리실리콘층을 증착한다. 액티브 영역 및 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 폴리실리콘층을 패터닝한다. 패터닝된 폴리실리콘층의 양 측벽에 질화물 계열의 제1 스페이서들을 형성하고, 제1 스페이서들을 마스크로 이용하여 플로팅 게이트를 부분 식각한다. 식각된 플로팅 게이트의 양 측벽에 질화물 계열의 제2 스페이서들을 형성하고, 제2 스페이서들을 마스크로 이용하여 플로팅 게이트를 식각한다. 단순화된 공정으로 플로팅 게이트와 플로팅 게이트 간의 스페이스 임계 치수를 감소시킬 수 있으며, 플로팅 게이트의 측벽을 경사진 프로파일로 구현하여 필드 산화층의 손실을 최소화할 수 있다.

Description

비휘발성 메모리 장치의 제조 방법{METHOD FOR MANUFACTURING NON-VOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트와 플로팅 게이트 간의 스페이스(space) 임계 치수(critical dimension; 이하 "CD"라 한다)를 감소시키고 플로팅 게이트의 측벽 프로파일을 경사진 프로파일로 구현하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다.
플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은, 반도체 기판의 상부에 터널 산화층을 개재하여 적층된 플로팅 게이트(floating gate)와, 플로팅 게이트의 상부에 층간 유전막을 개재하여 적층된 컨트롤 게이트(control gate)로 구성된다. 플로팅 게이트는 액티브 영역과 액티브 영역 양측의 필드 영역들의 가장자리 일부에 걸쳐서 형성되어 이웃한 메모리 셀의 플로팅 게이트와 격리되도록 패터닝된다. 컨트롤 게이트는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트를 포함하여 이웃한 셀의 컨트롤 게이트와 연결됨으로써 워드라인을 형성한다. 이러한 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 층간 유전막은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
상술한 구조를 갖는 플레쉬 메모리 장치의 제조 공정에 있어서, 메모리 셀 내에서 필드 산화층 상의 플로팅 게이트를 식각하기 위한 사진 공정시 미스얼라인이 발생하거나 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD가 클 경우에는 필드 산화층의 얇은 엣지부에서 플로팅 게이트의 식각이 진행되기 때문에 필드 산화층이 소모(consume)되어 소자분리 특성이 취약해지는 문제가 발생한다. 또한, 컨트롤 게이트에 인가한 전압을 플로팅 게이트에 많이 유도하기 위해서는 플로팅 게이트와 컨트롤 게이트 사이에서 높은 커플링 계수(coupling ratio)를 유지하여야 하므로, 디자인-룰의 감소에 따라 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD를 감소시키는 것이 중요한 이슈가 되고 있다.
도 1a 내지 도 1d는 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD를 감소시킬 수 있는 종래 방법에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 통상의 소자분리 공정에 의해 반도체 기판(10)의 상부에 필드 산화층(12)을 형성하여 기판(10)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 열산화 공정을 통해 액티브 영역의 상부에 메모리 셀의 프로그램과 소거를 위한 터널 산화층(13)을 형성한 후, 그 상부에 폴리실리콘을 증착하여 플로팅 게이트(14)를 형성한다. 계속해서, 플로팅 게이트(14)의 상부에 실리콘 질화층(16) 및 폴리실리콘층(18)을 순차적으로 적층한 후, 폴리실리콘층(18)의 상부에 SiON을 증착하여 반사 방지층(anti-reflective layer)(20)을 형성한다.
반사 방지층(20)의 상부에 포토레지스트를 도포하고 이를 노광 및 현상하여 포토레지스트 패턴(22)을 형성한다. 다음에, 포토레지스트 패턴(22)을 식각 마스크로 이용하여 폴리실리콘층(18)을 식각한다.
도 1b를 참조하면, 에싱 및 스트립 방법으로 포토레지스트 패턴(22)을 제거한 후, 결과물의 상부에 폴리실리콘을 증착하고 이를 에치백함으로써 패터닝된 폴리실리콘층(18)의 측벽에 폴리실리콘 스페이서(24)를 형성한다.
도 1c를 참조하면, 폴리실리콘 스페이서(24)를 식각 마스크로 이용하여 실리콘 질화층(16)을 식각한다. 이어서, 실리콘 질화층(16)을 식각 마스크로 이용하여 플로팅 게이트(14)를 식각한다. 이때, 실리콘 질화층(16)의 상부에 남아 있는 폴리실리콘층(20)과 폴리실리콘 스페이서(24)가 함께 식각된다. 이어서, 실리콘 질화층(16)을 질산 처리로 제거하면 플로팅 게이트(14)의 패터닝이 완료된다.
상술한 종래 방법에 의하면, 폴리실리콘 스페이서를 이용하여 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD(도 1d의 S)를 줄일 수 있지만 공정이 복잡하여 양산화에 불리하다는 문제가 있다.
또한, 플로팅 게이트의 측벽이 수직 프로파일(vertical profile)을 갖게 되므로 후속하는 메모리 셀의 스택형 게이트 형성을 위한 셀프-얼라인 식각 공정시 플로팅 게이트의 측벽에 존재하는 층간 유전막을 제거하기 위하여 과도 식각을 진행하여야 한다. 이에 따라, 필드 산화층이 손실되어 후속하는 이온주입 공정에 의해 소자분리 특성이 저하되고 결국 소자 전체의 특성이 열화되는 문제가 발생한다.
따라서, 본 발명의 일 목적은 단순한 공정으로 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD를 감소시킬 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 플로팅 게이트의 측벽이 경사진 프로파일을 갖도록 형성하여 셀프-얼라인 식각 공정시 필드 산화층의 손실을 최소화할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 방법에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들.
도 2 내지 도 6은 본 발명의 제1 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들.
도 7 내지 도 9는 본 발명의 제2 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들.
도 10 및 도 11은 본 발명의 제3 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200, 300 : 반도체 기판 102, 202, 302 : 필드 산화층
103, 203, 303 : 터널 산화층 104, 204, 304 : 플로팅 게이트
106, 206, 306 : 실리콘 질화층 108 : 폴리실리콘층
112, 114 : 질화물 스페이서 208 : 포토레지스트 패턴
210 : 폴리머 212 : 폴리실리콘 스페이서
상기 목적들을 달성하기 위하여 본 발명은, 필드 영역과 액티브 영역으로 구분되어진 반도체 기판의 상부에 터널 산화층을 형성하는 단계; 상기 반도체 기판의 상부에 폴리실리콘을 증착하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트의 상부에 질화물 계열의 제1 물질층을 증착하는 단계; 상기 제1 물질층의 상부에 폴리실리콘층을 증착하고, 상기 액티브 영역 및 상기 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 상기 폴리실리콘층을 패터닝하는 단계; 상기 패터닝된 폴리실리콘층의 양 측벽에 질화물 계열의 제1 스페이서들을 형성하고, 상기 제1 스페이서들을 마스크로 이용하여 상기 플로팅 게이트를 부분 식각하는 단계; 및 상기 식각된 플로팅 게이트의 양 측벽에 질화물 계열의 제2 스페이서들을 형성하고, 상기 제2 스페이서들을 마스크로 이용하여 상기 플로팅 게이트를 식각하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
또한, 상기 목적들을 달성하기 위하여 본 발명은, 필드 영역과 액티브 영역으로 구분되어진 반도체 기판의 상부에 터널 산화층을 형성하는 단계; 상기 반도체 기판의 상부에 폴리실리콘을 증착하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트의 상부에 질화물 계열의 물질층을 증착하는 단계; 상기 물질층의 상부에 상기 액티브 영역 및 상기 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 양 측벽에 폴리머들을 형성하는 단계; 상기 폴리머들을 마스크로 이용하여 상기 물질층 및 상기 플로팅 게이트를 식각하는 단계; 및 상기 포토레지스트 패턴 및 폴리머들을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 포토레지스트 패턴 및 폴리머들을 제거하는 단계 후, 플로팅 게이트의 양 측벽에 폴리실리콘 스페이서들을 형성하는 단계, 및 물질층을 제거하는 단계를 더 구비한다.
또한, 상기 목적들을 달성하기 위하여 본 발명은, 필드 영역과 액티브 영역으로 구분되어진 반도체 기판의 상부에 터널 산화층을 형성하는 단계; 상기 반도체 기판의 상부에 폴리실리콘을 증착하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트의 상부에 질화물 계열의 물질층을 증착하는 단계; 상기 물질층의 상부에 상기 액티브 영역 및 상기 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 물질층을 경사 식각(slope etch)하고 상기 플로팅 게이트를 식각하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 물질층은 1000Å 이상의 두께로 형성한다.
본 발명에 의하면, 더블 스페이서(double spacer) 공정이나 폴리머 공정 또는 경사 식각 공정을 이용하여 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD를 감소시킴으로써 플로팅 게이트의 패터닝을 위한 사진 공정시 미스얼라인에 따른 필드 산화층의 손실을 방지하고 플로팅 게이트와 컨트롤 게이트 사이에서 높은 커플링 계수를 유지할 수 있다.
또한, 더블 스페이서 공정을 이용하여 플로팅 게이트를 두 번으로 나누어 식각하거나 플로팅 게이트의 양 측벽에 폴리실리콘 스페이서들을 형성함으로써 플로팅 게이트의 측벽을 경사가 있는 프로파일로 형성한다. 따라서, 메모리 셀의 스택형 게이트 형성을 위한 후속 셀프-얼라인 식각 공정시 층간 유전막의 과도 식각량을 줄여 필드 산화층의 손실을 최소화함으로써 소자분리 특성을 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 내지 도 6은 본 발명의 제1 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 플로팅 게이트(104), 실리콘 질화층(106) 및 폴리실리콘층(108)을 형성하는 단계를 도시한다. 통상의 소자분리 공정을 실시하여 반도체 기판(100)의 상부에 필드 산화층(102)을 형성함으로써 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 열산화 공정을 통해 기판(100)의 액티브 영역 상부에 메모리 셀의 프로그램과 소거를 위한 터널 산화층(103)을 형성한 후, 그 상부에 도프드 폴리실리콘(doped polysilicon)을 화학 기상 증착 방법에 의해 약 1000∼3000Å의 두께로 증착하여 플로팅 게이트(104)를 형성한다.
이어서, 플로팅 게이트(104)의 상부에 실리콘 질화층(106)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 260∼800Å의 두께로 증착한다. 실리콘 질화층(106)의 상부에 도프드 폴리실리콘층(108)을 약 500∼1500Å의 두께로 증착한 후, 그 상부에 SiON을 화학 기상 증착 방법에 의해 증착하여 반사 방지층(110)을 형성한다. 여기서, 반사 방지층(110)을 형성하는 이유는 후속하는 사진 공정시 빛의 난반사를 방지하기 위함이다. 즉, 게이트의 임계 치수가 0.25μm 이하로 감소함에 따라 사진 공정시 기판 상의 단차에 의한 난반사가 증가하여 패턴 불량이 초래될 수 있으므로, 이를 해결하기 위하여 반사 방지층(110)을 형성한다.
이어서, 사진 공정을 통해 반사 방지층(110)의 상부에 포토레지스트를 도포하고 이를 노광 및 현상하여 액티브 영역 및 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 포토레지스트 패턴(도시하지 않음)을 형성한다. 다음에, 포토레지스트 패턴을 식각 마스크로 이용하여 반사 방지층(110) 및 폴리실리콘층(108)을 식각한 후, 에싱 및 스트립 방법으로 포토레지스트 패턴을 제거한다.
도 3은 제1 스페이서(112)를 형성하는 단계를 도시한다. 결과물의 상부에 실리콘 질화물을 저압 화학 기상 증착 방법에 의해 약 1500Å 이하의 두께로 증착하고 이를 에치백하여 패터닝된 폴리실리콘층(108)의 양 측벽들에 실리콘 질화물로 이루어진 제1 스페이서(112)들을 형성한다. 이어서, 제1 스페이서(112)들을 식각 마스크로 이용하여 플로팅 게이트(104)를 최초 두께의 반 정도가 남도록 식각한다.
도 4는 제2 스페이서(114)를 형성하는 단계를 도시한다. 상술한 바와 같이 플로팅 게이트(104)가 부분 식각되어진 결과물의 상부에 실리콘 질화물을 저압 화학 기상 증착 방법에 의해 약 1500Å 이하의 두께로 증착한다. 이어서, 실리콘 질화물층을 에치백하여 식각된 플로팅 게이트(104)의 양 측벽들에 실리콘 질화물로 이루어진 제2 스페이서(114)들을 형성한다.
도 5는 제2 스페이서(114)들을 식각 마스크로 이용하여 플로팅 게이트(104)를 식각하는 단계를 도시한다.
도 6은 인산을 이용한 스트립 공정에 의해 플로팅 게이트(104)의 상부에 남아 있는 실리콘 질화층(106)을 제거하는 단계를 도시한다. 이때, 실리콘 질화물로 이루얼진 제1 스페이서(112) 및 제2 스페이서(114)들도 함께 제거된다. 그 결과, 플로팅 게이트(104)는 액티브 영역과 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐서 형성됨으로써 이웃한 메모리 셀의 플로팅 게이트(104)와 격리된다.
상술한 본 발명의 제1 실시예에 의하면, 더블 스페이서 공정을 이용하여 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD(S')를 종래 방법(도 1d의 S 참조)보다 감소시킴으로써 플로팅 게이트의 패터닝을 위한 사진 공정시 미스얼라인에 따른 필드 산화층의 손실을 방지하고 플로팅 게이트와 컨트롤 게이트 사이에서 높은 커플링 계수를 유지할 수 있다.
또한, 더블 스페이서 공정을 이용하여 플로팅 게이트를 두 번으로 나누어 식각함으로써 플로팅 게이트의 측벽을 계단식 프로파일로 형성한다. 따라서, 후속하는 셀프-얼라인 식각 공정시 층간 유전막의 과도 식각량을 줄여 필드 산화층의 손실을 최소화함으로써 소자분리 특성을 개선할 수 있다.
도 7 내지 도 9는 본 발명의 제2 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 통상의 소자분리 공정을 실시하여 반도체 기판(200)의 상부에 필드 산화층(202)을 형성함으로써 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 열산화 공정을 통해 기판(200)의 액티브 영역 상부에 메모리 셀의 프로그램과 소거를 위한 터널 산화층(203)을 형성한 후, 그 상부에 도프드 폴리실리콘을 화학 기상 증착 방법에 의해 약 1000∼3000Å의 두께로 증착하여 플로팅 게이트(204)를 형성한다.
이어서, 플로팅 게이트(204)의 상부에 실리콘 질화층(206)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 260∼800Å의 두께로 증착한다. 사진 공정을 통해 실리콘 질화층(206)의 상부에 포토레지스트를 도포하고 이를 노광 및 현상하여 액티브 영역 및 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 포토레지스트 패턴(208)을 형성한다.
이어서, 플라즈마 이방성 식각 공정을 실시하여 포토레지스트 패턴(208)의 양 측벽에 폴리머(210)들을 형성한다. 즉, 포토레지스트 패턴(208)의 하부에 노출되는 물질이 실리콘 질화물인 경우, CHF3, CF4가스 및 Ar 가스를 이용한 플라즈마 이방성 식각을 실시하면 실리콘 질화층(206)은 식각되지 않고 포토레지스트 패턴(208)의 양 측벽에만 폴리머(210)들이 형성된다. 이때, 폴리머(210)의 두께는 플로팅 게이트들 간의 스페이스 CD의 요구치에 따라 조절될 수 있다.
도 8을 참조하면, 폴리머(210)들을 식각 마스크로 이용하여 실리콘 질화층(206) 및 플로팅 게이트(204)를 식각한다. 이어서, 에싱 및 스트립 방법에 의해 포토레지스트 패턴(208) 및 폴리머(210)들을 제거한다. 그 결과, 플로팅 게이트(204)는 액티브 영역과 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐서 형성됨으로써 이웃한 메모리 셀의 플로팅 게이트(204)와 격리된다.
도 9를 참조하면, 결과물의 상부에 도프드 폴리실리콘을 화학 기상 증착 방법에 의해 약 1500Å 이하의 두께로 증착하고 이를 에치백함으로써 플로팅 게이트(204)의 양 측벽에 폴리실리콘 스페이서(212)들을 형성한다. 이어서, 인산을 이용한 스트립 공정에 의해 플로팅 게이트(204)의 상부에 남아있는 실리콘 질화층(206)을 제거한다.
상술한 본 발명의 제2 실시예에 의하면, 폴리머를 이용하여 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD를 어느 정도 감소시킨 후 플로팅 게이트의 양 측벽에 폴리실리콘 스페이서들을 형성함으로써 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD(S")를 종래 방법(도 1d의 S 참조)보다 감소시킬 수 있다.
또한, 폴리실리콘 스페이서에 의해 플로팅 게이트의 측벽이 라운드된 프로파일을 갖게 되므로 후속하는 셀프-얼라인 식각 공정시 층간 유전막의 과도 식각량을 줄여 필드 산화층의 손실을 최소화할 수 있다.
도 10 및 도 11은 본 발명의 제3 실시예에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 통상의 소자분리 공정을 실시하여 반도체 기판(300)의 상부에 필드 산화층(302)을 형성함으로써 기판(300)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 열산화 공정을 통해 기판(300)의 액티브 영역 상부에 메모리 셀의 프로그램과 소거를 위한 터널 산화층(303)을 형성한 후, 그 상부에 도프드 폴리실리콘을 화학 기상 증착 방법에 의해 약 1000∼3000Å의 두께로 증착하여 플로팅 게이트(304)를 형성한다.
이어서, 플로팅 게이트(304)의 상부에 실리콘 질화층(306)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 1000Å 이상의 두께로 형성한다. 사진 공정을 통해 실리콘 질화층(306)의 상부에 포토레지스트를 도포하고 이를 노광 및 현상하여 액티브 영역 및 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 포토레지스트 패턴(308)을 형성한다.
도 11을 참조하면, 포토레지스트 패턴(308)을 식각 마스크로 이용하여 실리콘 질화층(306)을 경사 식각한 후, 계속해서 플로팅 게이트(304)를 식각한다. 이어서, 에싱 및 스트립 방법에 의해 포토레지스트 패턴(308)을 제거한 후, 인산 스트립 방법으로 실리콘 질화층(306)을 제거한다. 그 결과, 플로팅 게이트(304)는 액티브 영역과 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸치도록 형성되어 이웃하는 셀의 플로팅 게이트(304)와 격리된다.
상술한 본 발명의 제3 실시예에 의하면, 실리콘 질화층을 경사 식각한 후 플로팅 게이트를 식각함으로써 상술한 제1 및 제2 실시예에 비해 추가되는 층들 없이 단순화된 공정으로 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD(S'")를 종래 방법(도 1d의 S 참조)보다 감소시킬 수 있다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 더블 스페이서 공정이나 폴리머 공정 또는 경사 식각 공정을 이용하여 플로팅 게이트와 플로팅 게이트 간의 스페이스 CD를 감소시킴으로써 플로팅 게이트의 패터닝을 위한 사진 공정시 미스얼라인에 따른 필드 산화층의 손실을 방지하고 플로팅 게이트와 컨트롤 게이트 사이에서 높은 커플링 계수를 유지할 수 있다.
또한, 더블 스페이서 공정을 이용하여 플로팅 게이트를 두 번으로 나누어 식각하거나 플로팅 게이트의 양 측벽에 폴리실리콘 스페이서들을 형성함으로써 플로팅 게이트의 측벽을 경사진 프로파일로 구현한다. 따라서, 메모리 셀의 스택형 게이트의 형성을 위한 후속 셀프-얼라인 식각 공정시 층간 유전막의 과도 식각량을줄여 필드 산화층의 손실을 최소화함으로써 소자분리 특성을 개선할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 필드 영역과 액티브 영역으로 구분되어진 반도체 기판의 상부에 터널 산화층을 형성하는 단계;
    상기 반도체 기판의 상부에 폴리실리콘을 증착하여 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트의 상부에 질화물 계열의 제1 물질층을 증착하는 단계;
    상기 제1 물질층의 상부에 폴리실리콘층을 증착하고, 상기 액티브 영역 및 상기 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 상기 폴리실리콘층을 패터닝하는 단계;
    상기 패터닝된 폴리실리콘층의 양 측벽에 질화물 계열의 제1 스페이서들을 형성하고, 상기 제1 스페이서들을 마스크로 이용하여 상기 플로팅 게이트를 부분 식각하는 단계; 및
    상기 식각된 플로팅 게이트의 양 측벽에 질화물 계열의 제2 스페이서들을 형성하고, 상기 제2 스페이서들을 마스크로 이용하여 상기 플로팅 게이트를 식각하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  2. 필드 영역과 액티브 영역으로 구분되어진 반도체 기판의 상부에 터널 산화층을 형성하는 단계;
    상기 반도체 기판의 상부에 폴리실리콘을 증착하여 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트의 상부에 질화물 계열의 물질층을 증착하는 단계;
    상기 물질층의 상부에 상기 액티브 영역 및 상기 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 양 측벽에 폴리머들을 형성하는 단계;
    상기 폴리머들을 마스크로 이용하여 상기 물질층 및 상기 플로팅 게이트를 식각하는 단계; 및
    상기 포토레지스트 패턴 및 폴리머들을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제2항에 있어서, 상기 포토레지스트 패턴 및 폴리머들을 제거하는 단계 후,
    상기 플로팅 게이트의 양 측벽에 폴리실리콘 스페이서들을 형성하는 단계, 및
    상기 물질층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 필드 영역과 액티브 영역으로 구분되어진 반도체 기판의 상부에 터널 산화층을 형성하는 단계;
    상기 반도체 기판의 상부에 폴리실리콘을 증착하여 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트의 상부에 질화물 계열의 물질층을 증착하는 단계;
    상기 물질층의 상부에 상기 액티브 영역 및 상기 액티브 영역 양측의 필드 영역들의 엣지 일부분에 걸쳐지도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 이용하여 상기 물질층을 경사 식각하고 상기 플로팅 게이트를 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제4항에 있어서, 상기 물질층은 1000Å 이상의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030015410A (ko) * 2001-08-14 2003-02-25 동부전자 주식회사 플래시 메모리 셀의 플로팅 게이트 제조방법
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KR100455657B1 (ko) * 2001-12-31 2004-11-06 동부전자 주식회사 커플링 비율의 증가 및 조절이 용이한 플래쉬 메모리 셀제조 방법
KR101109851B1 (ko) * 2009-10-27 2012-02-14 두산중공업 주식회사 타이 와이어 용접용 치공구

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