KR20030015410A - 플래시 메모리 셀의 플로팅 게이트 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀의 플로팅 게이트 제조 방법에 관한 것으로써, 특히 반도체 기판의 상부에 터널 산화막을 형성하는 과정과, 터널 산화막의 상부에 플로팅 게이트용 도전막 및 반사 방지막을 순차적으로 증착시키는 과정과, 반사 방지막의 상부에 식각 패턴을 형성하는 과정과, 식각 패턴 이용하여 반사 방지막을 식각하고, 식각 패턴 및 반사 방지막의 측변에 식각 반응 물질로 이루어진 스페이서 산화막을 형성하는 과정과, 스페이서 산화막을 식각 마스크로 이용하여 반도체 기판의 상부 일부가 노출되도록 상기 도전막 및 터널 산화막을 식각하는 과정과, 식각 패턴, 반사 방지막 및 스페이서 산화막를 제거하여 플로팅 게이트를 형성함으로써, 제조 공정의 단순화뿐만 아니라 플로팅 게이트의 캐패시턴스 및 커플링 비율을 증가시킬 수 있는 효과가 있다.
또한, 제조 공정의 단순화로 인하여 제조 시간 단축 및 생산 원가의 절감 효과를 얻을 수 있다.
Description
본 발명은 플래시 메모리 셀을 제조하는 공정에 관한 것으로써, 더욱 상세하게는 제조 공정의 단순화와 더불어 플로팅 게이트의 용량을 증가시키는 플래시 메모리 셀의 플로팅 게이트 제조 방법에 관한 것이다.
플래시 메모리는 비휘발성 메모리로써 기기 부품 용도로 시작하여 최근에는 대용량 저장 용도로써 그 활용도뿐만 아니라 칩 집적도가 증가되고 있으며, 일반 로직에 임베디드(embeded) 되어 다양한 제품에 응용되고 있다.
플래시 메모리가 다양한 용도로 사용됨에 따라 플래시 메모리의 제조 비용과 전력 소모를 줄이는 것이 문제로 대두되고 있으며, 이에 따라 제조 공정의 단순화는 제조 시간의 단축이 큰 문제로 대두되고 있다.
또한, 비휘발성 메모리 장치인 플래시 메모리 소자에서 사용되는 게이트는 스플리트 게이트(Split gate)와 스택 게이트(Stack gate)가 있다. 플래시 메모리 셀은 셀 게이트 산화막인 터널 산화막, 터널 산화막과 ONO(Oxide-Nitride-Oxide) 사이에 고립되어 전하(전자)를 보유하는 플로팅 게이트(floating gate), 절연체 역할을 하는 절연막인 ONO, ONO의 상부에서 플로팅 게이트에 바이어스를 가하는 컨트롤 게이트(Control gate), 스페이서 산화막 및 절연막으로 이루어져 있다. 플로팅 게이트는 여기(exciting) 상태에 있는 전자를 컨트롤 게이트로부터 인가된 바이어스에 의하여 핫 캐리어 주입(hot carrier injection : HCI)에 의해 일정량을 충전시킴으로써 프로그램 된다.
이러한 플로팅 게이트는 높은 플로팅 게이트 전압을 컨트롤 게이트로부터 얻기 위해서 높은 충전 용량이 요구된다. 높은 충전 용량을 얻기 위한 방법으로 플로팅 게이트와 컨트롤 게이트간의 오버랩(overlap)을 증가시키는 방법, 플로팅 게이트와 컨트롤 게이트 사이에 증착되는 절연층을 층간 유전율이 높은 물질을 사용하는 방법 및 절연층의 두께를 낮추는 방법 등이 있다.
절연층에 층간 유전율이 높은 물질을 사용하는 방법 및 절연층의 두께를 낮추는 방법은 플로팅 게이트의 충전 용량을 높일 수는 있지만 누설 전류가 크다는 문제점이 있다.
따라서, 플로팅 게이트의 고 충전 용량을 얻기 위하여 플로팅 게이트와 컨트롤 게이트간의 오버랩을 증가시키는 방법을 주로 사용하는데, 면적을 증가시키는 방법은 셀 면적이 증가되는 문제점이 있으며, 이를 해소하기 위한 방법으로는 평면의 중첩 면적 대신에 측면의 중첩 면적을 증가시키는 방법이 있으나 이 또한 평탄화 측면에서 많은 문제점이 있다.
고 용량을 갖는 플로팅 게이트의 형성을 위한 최근의 방법으로는 플래시 메모리 셀 면적을 용량 확보 측면에서 증가하는 것이 아니라, 반도체 제조 공정의 기술적인 문제(즉, 0.25㎛급의 디파인(define) 능력을 갖고 있을 때)로 인해 갖게되는 0.25㎛ 이상의 스페이스(space)를 이용하여 용량을 높이는 것인데, 이러한 방법에 대한 설명은 아래와 같다.
도 2a 내지 도 2g는 종래에 따른 플래시 메모리 셀의 플로팅 게이트를 형성하는 제조 공정을 나타내는 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100)의 상부 전면에 터널 산화막(110)을 형성하고, 터널 산화막(110)의 상부에 플로팅 게이트용 도전막(112)과 후술되는 공정에서 식각 마스크로 사용되는 제 1 절연막(114)을 순차적으로 증착한다.
도 2b에 도시된 바와 같이, 제 1 절연막(114)의 상부 전면에 반사방지막(116)을 증착하고, 반사 방지막(116)의 상부 전면에 포토레지스터를 도포하고 노광 및 현상 공정을 통해 반사 방지막(116)의 일부 영역을 노출시키는 식각 패턴(118)을 형성한다.
도 2c 내지 2d를 참조하면, 패턴(118)을 식각 마스크로 사용하는 식각 공정으로, 플로팅 게이트용 도전막(112)의 상부에 증착된 제 1 절연막(114)과 반사 방지막(116)을 제거하여 플로팅 게이트용 도전막(112)의 일부를 노출시킨 후, 패턴(118) 및 반사 방지막(116)을 제거한다.
도 2e에 도시된 바와 같이, 반사 방지막(116)을 제거한 후 상부 전면에 제 2 절연막이 증착되고, 제 1 절연막(114)을 식각 마스크로 하여 도전막(112)의 상부 일부가 노출되도록 식각함으로써, 제 1 절연막(114)의 양측면에 스페이서 산화막(120)이 생성된다.
도 2f 내지 2g를 참조하면, 스페이서 산화막(120)을 식각 마스크로 이용하여 반도체 기판(100)의 상부에 증착된 도전막(112)과 터널 산화막(110)을 식각하여 반도체 기판(100)의 상부 일부를 노출시키고, 반도체 기판(100)의 상부에 증착된 스페이서 산화막(120) 및 제 1 절연막(114)을 제거한다.
상기와 같이, 플래시 메모리 셀 면적을 증가시키지 않고 셀의 모든 면적을 이용하여 플로팅 게이트(122)의 용량을 높일 수 있게 된다.
그러나, 이와 같은 공정은 절연막의 2회 증착과 이를 전면 식각이 추가되는 문제점이 있고, 절연막 식각시에 필드 산화막이 손실되어 게이트 형성에 어려움이 있다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트용 도전막 상부에 형성된 반사 방지막 식각 시에 폴리머로 이루어진 스페이서 산화막을 반사 방지막 양측에 생성시킴으로써, 제조 공정의 단순화뿐만 아니라 플로팅 게이트의 면적을 증가시키는 플래시 메모리 셀의 플로팅 게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판의 상부에 터널 산화막을 형성하는 과정과, 상기 터널 산화막의 상부에 플로팅 게이트용 도전막 및 반사 방지막을 순차적으로 증착시키는 과정과, 상기 반사 방지막의 상부에 식각 패턴을 형성하는 과정과, 상기 식각 패턴 이용하여 상기 반사 방지막을 식각하고, 상기 식각 패턴 및 반사 방지막의 측변에 식각 반응 물질로 이루어진 스페이서 산화막을 형성하는 과정과, 상기 스페이서 산화막을 식각 마스크로 이용하여 상기 반도체 기판의 상부 일부가 노출되도록 상기 도전막 및 터널 산화막을 식각하는 과정과, 상기 식각 패턴, 반사 방지막 및 스페이서 산화막를 제거하여 플로팅 게이트를 형성하는 과정을 포함한다.
도 1a 내지 1e는 본 발명에 따른 플래시 메모리 셀의 플로팅 게이트 제조 과정을 나타내는 단면도,
도 2a 내지 2g는 종래에 따른 플래시 메모리 셀의 플로팅 게이트 제조 과정을 나타내는 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
200 : 반도체 기판 210 : 터널 산화막
212 : 도전막 214 : 반사 방지막
216 : 식각 패턴 218 : 스페이서 산화막
220 : 플로팅 게이트
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 요지는 종래의 플로팅 게이트 면적 증가하는 방법인 두번에 걸친 절연막 증착 및 식각 공정을 실시하는 것과는 달리, 반사 방지막의 식각 시에 폴리머로 이루어진 스페이서 산화막을 반사 방지막 및 식각 패턴의 측벽에 생성함으로서, 제조 공정의 단순화 및 플로팅 게이트의 캐패시턴스(capacitance) 증가뿐만 아니라 후에 생성되는 컨트롤 게이트간의 커플링 비율도 증가시킬 수 있다.
도 1a 내지 1e는 본 발명에 따른 플래시 메모리 셀의 플로팅 게이트 제조 공정을 나타내는 단면도이다.
먼저, 반도체 기판(200)의 상부 전면에 터널 산화막(210)을 형성하고, 터널 산화막(210)의 상부에 플로팅 게이트용 도전막(212)을 , 도 1a에 도시된 바와 같이, 증착한다.
도 1b에 도시된 바와 같이, 플로팅 게이트용 도전막(212)의 상부 전면에 반사 방지막(214)을 증착하고, 반사 방지막(214)의 상부 전면에 포토레지스터를 도포하고 노광 및 현상 공정을 통해 반사 방지막(214)의 일부 영역을 노출시키는 식각 패턴(216)을 형성한다.
여기서, 플로팅 게이트용 도전막(212)의 상부 전면에 증착되는 반사 방지막(214)의 두께는 300Å∼900Å으로 한다.
도 1c에 도시된 바와 같이, 식각 패턴(216)을 식각 마스크로 사용하고, 식각 가스로는 CHF3 또는 CF4를 사용하는 식각 공정으로, 플로팅 게이트용 도전막(212)의 상부에 증착된 반사 방지막(214)의 일부를 제거하여 도전막(212)의 일부를 노출시킨다. 이때, 식각 가스와 식각되는 반사 방지막(214)의 반응에 의해서 폴리머가 생성되는데, 생성된 폴리머는 반사 방지막(214) 및 식각 패턴(216)의 양측벽에 300Å∼1000Å의 두께로 증착되어 스페이스 산화막(218)을 형성한다.
이때, 방사 방지막(214)의 양측벽에 생성되는 스페이서 산화막(218)의 양은 식각 성분인 CHF3 또는 CF4의 비율, 식각 온도 또는 식각되는 반사 방지막(214)의 두께 등을 조절하여 조절할 수 있으며, 스페이서 산화막(218)의 두께는 후술되는 공정에서 생성되는 플로팅 게이트의 캐패시턴스 및 커플링 비율을 결정한다.
도 1d와 1e에 도시된 바와 같이, 스페이서 산화막(218)을 식각 마스크로 이용하여 식각 공정으로써, 반도체 기판(200)의 상부에 증착된 도전막(212)과 터널 산화막(210)을 식각하여 반도체 기판(200)의 상부 일부를 노출시키고, 스페이서 산화막(218), 반사 방지막(214) 및 식각 패턴(216)을 제거함으로써 플로팅 게이트(220)를 형성한다.
상기와 같은 제조 공정을 이용하여 생성된 플로팅 게이트는, 도 1e에 도시된 바와 같이, 종래의 플로팅 게이트의 캐패시턴스 및 커플링 비율보다 더 증가되었다.
이상 설명한 바와 같이 본 발명에 따르면, 플로팅 게이트용 도전막의 상부에 증착된 반사 방지막 식각시에 폴리머로 이루어진 스페이서 산화막을 형성하고, 형성된 스페이서 산화막을 식각 마스크로 이용하여 반도체 기판의 상부가 노출되도록 식각하여 플로팅 게이트를 형성함으로써, 제조 공정의 단순화뿐만 아니라 플로팅게이트의 캐패시턴스 및 커플링 비율을 증가시킬 수 있는 효과가 있다.
또한, 제조 공정의 단순화로 인하여 제조 시간 단축 및 생산 원가의 절감 효과를 얻을 수 있다.
Claims (9)
- 반도체 기판의 상부에 터널 산화막을 형성하는 과정과,상기 터널 산화막의 상부에 플로팅 게이트용 도전막 및 반사 방지막을 순차적으로 증착시키는 과정과,상기 반사 방지막의 상부에 식각 패턴을 형성하는 과정과,상기 식각 패턴 이용하여 상기 반사 방지막을 식각하고, 상기 식각 패턴 및 반사 방지막의 측변에 식각 반응 물질로 이루어진 스페이서 산화막을 형성하는 과정과,상기 스페이서 산화막을 식각 마스크로 이용하여 상기 반도체 기판의 상부 일부가 노출되도록 상기 도전막 및 터널 산화막을 식각하는 과정과,상기 식각 패턴, 반사 방지막 및 스페이서 산화막를 제거하여 플로팅 게이트를 형성하는 과정으로 이루어진 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
- 제 1 항에 있어서,상기 식각 반응 물질은,폴리머인 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
- 제 2 항에 있어서,상기 폴리머는,상기 반사 방지막을 식각하여 생성되는 것으로써, 300∼1000Å의 두께로 상기 반사 방지막 및 식각 패턴 측벽에 형성하는 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
- 제 1 항에 있어서,상기 반사 방지막을 식각할 때 사용되는 식각 가스는,CHF3 또는 CF4를 주성분으로 하는 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
- 제 2 항에 있어서,상기 폴리머의 생성량은,상기 반사 방지막을 식각할 때 사용되는 식각 가스의 상기 주성분의 비율에 따라 조절되는 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
- 제 2 항에 있어서,상기 폴리머의 생성량은,상기 반사 방지막이 식각되는 두께에 따라 조절되는 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
- 제 2 항에 있어서,상기 폴리머의 생성량은,상기 반사 방지막을 식각할 때의 식각 온도에 따라 조절되는 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
- 제 1 항에 있어서,상기 반사 방지막의 두께는,300∼900Å인 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트의 커플링 비율은,상기 식각 패턴 및 반사 방지막의 측벽에 형성되는 스페이서 산화막의 양에 따라 조절되는 것을 특징으로 하는 플래시 메모리 셀의 플로팅 게이트 제조 방법.
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2001
- 2001-08-14 KR KR1020010048887A patent/KR20030015410A/ko not_active Application Discontinuation
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