KR100280622B1 - 반도체 장치의 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 콘택홀의 직경을 감소시키는 반도체 장치의 콘택 형성 방법에 관한 것으로, 반도체 기판 상에 형성된 층간절연막 상에 층간절연막과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층이 차례로 형성된다. 제 2 물질층 상에 제 1 오프닝을 갖는 포토레지스트막 패턴이 형성된다. 포토레지스트막 패턴을 마스크로 사용하여 제 1 물질층이 노출될 때까지 제 2 물질층이 식각 된다. 이때, 식각된 제 2 물질층의 양측벽에 폴리머가 형성되도록 하여 그것에 의해, 제 1 오프닝보다 상대적으로 작은 직경을 갖는 제 2 오프닝이 형성된다. 폴리머 및 포토레지스트막 패턴을 마스크로 사용하여 제 1 물질층이 경사지게 식각 되어 제 3 오프닝이 형성된다. 제 3 오프닝은 그 하부가 제 2 오프닝보다 상대적으로 작은 직경을 갖도록 형성된다. 제 1 물질층 및 포토레지스트막 패턴을 마스크로 사용하여 반도체 기판의 일부가 노출될 때까지 층간절연막이 수직하게 식각 되어 제 4 오프닝이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 층간절연막 상에 폴리실리콘막 및 실리콘 질화막을 차례로 형성한 후, 콘택 형성 영역을 정의하여 실리콘 질화막을 폴리머 발생 조건으로 식각하고, 폴리실리콘막을 경사지게 식각 함으로써, 포토레지스트막 패턴에 의해 정의된 오프닝 보다 상대적으로 작은 직경의 콘택홀을 형성할 수 있고, 따라서 콘택홀과 콘택 노드 사이의 오버랩 마진을 증가시킬 수 있다.
Description
본 발명은 반도체 장치의 콘택(contact) 형성 방법에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 스토리지 노드(storage node) 형성 방법에 관한 것이다.
도 1a 및 도 1b는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도 이다.
도 1a를 참조하면, 반도체 메모리 장치의 스토리지 노드 형성 방법은, 먼저 반도체 기판(2) 에 소오스/드레인 영역(도면에 미도시) 및 게이트 전극층(도면에 미도시)을 포함하는 셀 트랜지스터들(cell transistors)(도면에 미도시)이 형성된다.
상기 트랜지스터들을 포함하여 반도체 기판(2) 상에 층간절연막(4)이 형성된다. 상기 층간절연막(4) 상에 콘택 형성 영역을 정의하여 포토레지스트막 패턴(6)이 형성된다. 상기 포토레지스트막 패턴(6)은 오프닝(opening)(6a)을 갖도록 형성된다. 상기 포토레지스트막 패턴(6)을 마스크로 사용하여 상기 소오스/드레인 영역의 일부가 노출될 때까지 상기 절연막(4)이 식각 된다. 이로써, 도 1b에 도시된 바와 같이, 스토리지 노드와 반도체 기판(2)을 전기적으로 접속하기 위한 오프닝 즉, 콘택홀(contact hole)(4a)이 형성된다.
상기 절연막(4)의 식각은 이방성 식각 공정으로 수행된다.
그러나, 포토리소그라피(photolithography) 공정의 한계로 인해, 0.2㎛ 이하의 직경을 갖는 콘택홀 형성은 포토 공정만으로는 어렵게 된다. 또한, 콘택홀(4a)이 형성되는 층간절연막(4)의 두께가 두꺼울 경우, 포토레지스트막의 침식(erosion)으로 인해 포토레지스트막 패턴(6)이 갖는 오프닝(6a) 보다 상기 콘택홀(4a)의 상부 직경이 더 커지는 문제점이 발생된다. 이에 따라, 스토리지 노드 형성을 위한 포토 공정시 콘택홀(4a)과 스토리지 노드간의 오버랩 마진(overlap margin)이 줄어들게 되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 포토레지스트막 패턴에 의해 정의된 오프닝보다 상대적으로 작은 직경의 콘택홀을 형성할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 콘택홀과 콘택 노드 사이의 오버랩 마진을 증가시킬 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 있다.
도 1a 및 도 1b는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
2, 100 : 반도체 기판 4, 102 : 층간절연막
6, 108 : 포토레지스트막 패턴 4a : 콘택홀
104 : 폴리실리콘막 106 : 실리콘 질화막
108a : 제 1 오프닝 107a : 제 2 오프닝
104a : 제 3 오프닝 102a : 제 4 오프닝
110 : 스토리지 노드
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 반도체 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 제 1 절연층과 식각 선택비를 갖는 제 1 도전층 및 제 2 절연층을 차례로 형성하는 단계와; 상기 제 2 절연층 상에 제 1 오프닝을 갖는 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 마스크로 사용하여 상기 제 1 도전층이 노출될때까지 제 2 절연층을 식각 하되, 식각된 제 2 절연층의 양측벽에 폴리머가 형성되도록 하여 그것에 의해, 상기 제 1 오프닝보다 상대적으로 작은 직경을 갖는 제 2 오프닝을 형성하는 단계; 상기 폴리머 및 포토레지스트막 패턴을 마스크로 사용하여 상기 제 1 도전층을 이방성 식각 공정으로 경사지게 식각(slop etch)하여 제 3 오프닝을 형성하되, 그 하부가 상기 제 2 오프닝보다 상대적으로 작은 직경을 갖도록 형성하는 단계; 상기 제 1 도전층 및 포토레지스트막 패턴을 마스크로 사용하여 상기 반도체 기판의 일부가 노출될 때까지 상기 제 1 절연층을 이방성 식각 공정으로 수직하게 식각(vertical etch)하여 제 4 오프닝을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 콘택 형성 방법은, 상기 제 4 오프닝 형성 후, 상기 포토레지스트막 패턴, 폴리머, 그리고 제 2 절연층을 제거하는 단계; 상기 제 4 오프닝 및 제 3 오프닝을 포함하여 제 1 도전층 상에 제 2 도전층을 형성하는 단계; 상기 제 2 도전층 및 제 1 도전층을 패터닝하여 반도체 기판과 전기적으로 접속되는 콘택 노드를 형성하는 단계를 더 포함할 수 있다.
도 2b를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 식각된 실리콘 질화막의 양측벽에 폴리머가 형성되도록 하여 제 1 오프닝보다 상대적으로 작은 직경을 갖는 제 2 오프닝이 형성된다. 상기 폴리실리콘층이 경사지게 식각 되어 제 3 오프닝이 형성된다. 층간절연막이 수직하게 식각 되어 제 4 오프닝이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 층간 절연막 상에 폴리실리콘막 및 실리콘 질화막을 차례로 형성한 후, 콘택 형성 영역을 정의하여 실리콘 질화막을 폴리머 발생 조건으로 식각하고, 상기 폴리실리콘막을 경사지게 식각 함으로써, 포토레지스트막 패턴에 의해 정의된 오프닝보다 상대적으로 작은 직경의 콘택홀을 형성할 수 있고, 따라서 콘택홀과 콘택 노드 사이의 오버랩 마진을 증가시킬 수 있다.
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들은 순차적으로 보여주는 흐름도 이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 스토리지노드 형성 방법은 먼저, 반도체 기판(100)에 소오스/드레인 영역(도면에 미도시) 및 게이트 전극층(도면에 미도시)을 포함하는 셀 트랜지스터들(도면에 미도시)이 형성된다.
상기 트랜지스터들을 포함하여 반도체 기판(100) 상에 예를 들어, 산화막 등으로 층간절연막(inter-layer dielectric)(102)이 형성된다. 상기 층간절연막(102) 상에 상기 층간절연막(102)과 식각 선택비를 갖는 제 1 물질층(104)과 제 2 물질층(106)이 차례로 형성된다.
상기 제 1 물질층(104)은, 예를 들어 폴리실리콘과 같은 도전막으로 형성되고, 상기 제 2 물질층은 예를 들어, 실리콘 질화막과 같은 절연막으로 형성된다. 이때, 상기 실리콘 질화막(106)은 예를 들어, SiON 으로써 상기 폴리실리콘막(104)에 대한 반사 방지막(anti-reflective layer)의 기능을 갖는다. 또한, 상기 실리콘 잘화막(106)은 본 발명에 있어서, 후속 식각 공정에서 폴리머(107)를 발생시켜 오프닝의 크기를 줄이는 기능을 갖는다.
상기 폴리실리콘막(104)은 약 100nm - 300nm 두께 범위 내로 형성되고, 상기 실리콘 질화막(106)은 약 20nm - 100nm 두께 범위 내로 형성된다.
상기 실리콘 질화막(106)상에 형성 영역을 정의하여 포토레지스트막 패턴(108)이 형성된다. 상기 포토레지스트막 패턴(108)은 제 1 오프닝(108a)을 갖도록 형성된다.
도 2b에 있어서, 상기 포토레지스트막 패턴(108)을 마스크로 사용하여 상기 실리콘 질화막(106)이 식각 된다. 이때, 상기 실리콘 질화막(106)의 식각은 건식 식각 공정으로 수행되고, 상기 식각된 실리콘 질화막(106)의 양측벽에 폴리머(107)가 형성되는 조건으로 수행된다. 상기 폴리머(107)는 상기 실리콘 질화막(106)(SiON)을 CHF3를 포함하는 식각 가스를 사용하여 식각 함으로써 형성된다.
상기 폴리머(107)의 형성으로, 상기 제 1 오프닝(108a) 보다 상대적으로 작은 직경을 갖는 제 2 오프닝(107a)이 형성된다.
이때, 상기 폴리머(107)는 또한 폴리머(107)가 잘 부착되는 것으로 알려진 상기 포토레지스트막 패턴(108)의 제 1 오프닝(108a)의 양측벽에도 형성될 수 있다.
상기 폴리머(107) 및 포토레지스트막 패턴(108)을 마스크로 사용하여 상기 폴리실리콘막(104)이 이방성 식각 공정으로 경사지게 식각(slop etch)된다. 이로써, 제 3 오프닝(104a)이 형성된다. 상기 폴리실리콘막(104)의 경사 식각은 폴리실리콘막을 식각하기 위한 식각 가스의 조성비를 변화시키고, 식각 장비의 RF 파우어 등을 조절함으로써 가능하다.
상기 제 3 오프닝(104a)은 그 하부가 상기 제 2 오프닝(107a) 보다 상대적으로 작은 직경을 갖도록 형성된다.
마지막으로, 상기 폴리실리콘막(104) 및 포토레지스트막 패턴(108)을 마스크로 사용하여 반도체 기판(100)의 일부 즉, 소오스/드레인 영역의 일부가 노출될 때까지 상기 층간절연막(102)이 식각 된다. 상기 층간절연막(102)은 이방성 식각 공정으로 수직하게 식각(vertical etch)된다. 이로써, 도 2c에 도시된 바와 같이, 제 4 오프닝(102a) 즉, 셀 트랜지스터의 소오스/드레인 영역과 스토리지 노드를 전기적으로 연결하기 위한 콘택홀(102a)이 형성된다.
후속 공정으로서, 도 2d에 있어서, 상기 포토레지스트막 패턴(108), 폴리머(107), 그리고 실리콘 질화막(106)이 제거된다.
상기 제 4 오프닝(102a) 및 제 3 오프닝(104a)을 완전히 채우도록 상기 폴리실리콘막(104) 상에 스토리지 노드 형성용 도전막 예를 들어, 폴리실리콘막이 형성된다. 상기 스토리지 노드 형성용 도전막 및 그 하부의 상기 폴리실리콘막(104)이 동시에 패터닝(patterning)되도록 식각됨으로써, 스토리지 노드(110)가 형성된다.
이와 같이, 상기 제 3 오프닝(104a) 형성을 위해 사용된 상기 폴리실리콘막 (104)이 스토리지 노드(110)의 일부로 사용될 수 있다.
본 발명은 DRAM 셀 캐패시터의 제조 뿐아니라, 일반적으로 콘택홀 상부에 랜딩 패드(landing pad)를 제조하는 반도체 공정에 응용될 수 있다.
본 발명은 층간절연막 상에 폴리실리콘막 및 실리콘 질화막을 차례로 형성한 후, 콘택 형성 영역을 정의하여 실리콘 질화막을 폴리머 발생 조건으로 식각하고, 상기 폴리실리콘막을 경사지게 식각 함으로써, 포토레지스트막 패턴에 의해 정의된 오프닝보다 상대적으로 작은 직경의 콘택홀을 형성할 수 있고, 따라서 콘택홀과 콘택 노드 사이의 오버랩 마진을 증가시킬 수 있는 효과가 있다.
Claims (8)
- 반도체 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 제 1 절연층과 식각 선택비를 갖는 제 1 도전층 및 제 2 절연층을 차례로 형성하는 단계와; 상기 제 2 절연층 상에 제 1 오프닝을 갖는 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 마스크로 사용하여 상기 제 1 도전층이 노출될 때까지 제 2 절연층을 식각하되, 식각된 제 2 절연층의 양측벽에 폴리머가 형성되도록 하여 그것에 의해, 상기 제 1 오프닝보다 상대적으로 작은 직경을 갖는 제 2 오프닝을 형성하는 단계; 상기 폴리머 및 포토레지스트막 패턴을 마스크로 사용하여 상기 제 1 도전층을 이방성 식각 공정으로 경사지게 식각(slop etch)하여 제 3 오프닝을 형성하되, 그 하부가 상기 제 2 오프닝보다 상대적으로 작은 직경을 갖도록 형성하는 단계; 상기 제 1 도전층 및 포토레지스트막 패턴을 마스크로 사용하여 상기 반도체 기판의 일부가 노출될 때까지 상기 제 1 절연층을 이방성 식각 공정으로 수직하게 식각(vertical etch)하여 제 4 오프닝을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
- 제1항에 있어서, 상기 제 1도전층은, 폴리실리콘으로 형성되는 반도체 장치의 콘택 형성 방법.
- 제1항에 있어서, 상기 제 1 도전층은, 약 100nm - 300nm 범위 내로 형성되는 반도체 장치의 콘택 형성 방법.
- 제1항에 있어서, 상기 제 2 절연층은, 실리콘 질화막으로 형성되는 반도체 장치의 콘택 형성 방법.
- 제4항에 있어서, 상기 실리콘 질화막은, SiON인 반도체 장치의 콘택 형성 방법.
- 제1항에 있어서, 상기 제 2 절연층은, 약 20nm - 100nm 범위 내로 형성되는 반도체 장치의 콘택 형성 방법.
- 제1항에 있어서, 상기 반도체 장치의 콘택 형성 방법은, 상기 제 4 오프닝 형성 후, 상기 포토레지스트막 패턴, 폴리머, 그리고 제 2 절연층을 제거하는 단계; 상기 제 4 오프닝 및 제 3 오프닝을 포함하여 제 1 도전층 상에 제 2 도전층을 형성하는 단계; 상기 제 2 도전층 및 제 1 도전층을 패터닝 하여 반도체 기판과 전기적으로 접속되는 콘택 노드를 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성.
- 제1항에 있어서, 상기 반도체 장치의 콘택 형성 방법은, 상기 제 4 오프닝 형성 후, 상기 포토레지스트막 패턴, 상기 폴리머 그리고 상기 제 2 절연층을 제거하는 단계; 상기 제 4 오프닝 및 상기 제 3 오프닝을 포함하여 상기 제 1 도전층 상에 제 2 도전층을 형성하는 단계; 및 상기 제 1 절연층 상부가 나타날 때까지 상기 제 2 도전층 및 제 1 도전층을 차례로 패터닝 하여 상기 제 4 오프닝에 의해 노출된 상기 반도체 기판의 일부와 전기적으로 접속되는 스토리지 전극을 형성하는 단계를 더 포함하되, 상기 스토리지 전극은 제 2 도전층 패턴 및 상기 제 2 도전층 패턴과 상기 제 1 전열막 사이에 잔존하는 제 1 도전층 패턴으로 이루어지는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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