KR19980025851A - 미세 콘택 형성을 위한 고집적 반도체 장치 제조방법 - Google Patents

미세 콘택 형성을 위한 고집적 반도체 장치 제조방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
150nm 이하의 설계 룰을 가지는 반도체 장치
2. 발명이 해결하고자 하는 기술적 과제
설계 룰이 150nm 이하인 초고집적 반도체 장치의 콘택을 형성하기 위함.
3. 발명의 해결 방법의 요지
선택적 에피택셜층(selective epitactial)을 성장시켜 콘택면적을 증가시키고 콘택 깊이를 낯춤.
4. 발명의 중요한 용도
반도체 장치의 제조

Description

미세 콘택 형성을 위한 고집적 반도체 장치 제조방법
반도체 장치의 집적도가 증가함에 따라서 셀 면적은 반비례하여 감소하는데, 이는 전도층간의 연결을 위한 콘택 형성에 심각한 제한을 준다. 본 발명은 미세 콘택을 위한 반도체 장치 제조 방법에 관한 것으로, 특히 1기가(Giga)급 이상의 다이나믹 램(dynamic RAM)뿐만 아니라 이와 비슷한 디자인 룰(design rule)을 갖는 소자에도 적용 할 수 있는 콘택 형성방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라서 적은 셀 면적안에 같은 기능을 갖는 구조의 소자를 만들어야 하는데 이 경우에 여러 가지 문제점이 대두된다. 이중의 하나가 콘택 형성인데, 종래에는 리소그라피(lithography) 공정, 즉 마스크 및 식각에 의해 패턴을 형성하였기 때문에 리소그라피의 중첩 정확도(overlay accuracy)가 집적도의 증가로 인해 한계에 도달함으로써 접촉되지 않아야할 전도막 패턴, 예컨데 비트라인 또는 캐패시터 콘택 공정 시 게이트 전극과 단락(short)을 유발하게 된다.
이를 개선하기 위하여 종래에는 자기정렬콘택(SAC: self-aligned contact) 방법을 사용하고 있는데, 도 1A 및 도 1C를 통해 SAC 공정을 간단히 설명하면 다음과 같다.
먼저, 도 1A는 실리콘 기판(11) 상에 소자분리를 위한 필드산화막(12)을 형성하고, 게이트 산화막(13), 게이트 전극(14) 및 게이트 전극의 보호를 위한 마스크 산화막(15)을 패터닝한 다음, 게이트 측벽에 스페이서 산화막(16)까지 형성한 상태를 나타낸다. 이어서, 소오스/드레인 접합(도면에 도시되지 않음)을 형성한 다음, 도 1B와 같이 약 30nm 두께의 얇은 실리콘질화막(SiN, 17)을 증착하고 그 위에 평탄화된 층간산화막(18)을 형성한 다음, 콘택 마스크 패턴인 포토레지스트 패턴(19)을 형성한다. 이어서, 도 1C와 같이 실리콘질화막(17)에 고 선택비를 갖는 식각 처리(etching recipe)를 이용하여 층간산화막(18)을 선택적으로 식각한 후에 노출되는 실리콘질화막(17)을 식각한다. 이때 스페이서 산화막(16) 측벽의 실리콘질화막(17)은 이방성 식각 특성에 의하여 배리어(barrier) 역할을 하므로 게이트와 콘택간의 단락을 방지하여 준다.
그러나, 상기와같은 종래기술의 문제점중의 하나는 게이트의 측벽 부위에 실리콘질화막이 남게되어 콘택 면적을 감소시키는 것인데 이러한 문제는 150nm 이하의 설계 룰에서 현저하게 나타난다. 예를들어 설계 룰이 150nm인 경우, 게이트 간의 간격이 150nm이므로 40nm의 스페이서 산화막을 사용한 경우 150-2*40=70nm가 콘택 가능한 활성영역이 된다. 따라서, SAC 공정에서는 약 30nm의 실리콘질화막이 요구되므로 실리콘질화막 식각 후 형성되는 최종적인 콘택 영역(콘택홀의 바닥면 사이즈)은 70-2*30=10nm로서 매우 적음을 알 수 있다.
그로인해, 콘택홀을 메우는 전도물질의 층덮힘이 열악해지게 되고 콘택 저항이 커지게되어 소자의 신뢰성이 저하되는 문제점이 발생하게 된다.
본 발명은 설계 룰이 150nm 이하인 초고집적 반도체 장치의 콘택을 형성하기 위한 고집적 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 게이트 측벽의 스페이서 산화막을 형성한 후, 선택적 에피택셜층(selective epitactial)을 성장시켜 콘택면적을 증가시켰으며, 또한 콘택 식각시 게이트와의 단락을 방지하기 위하여 게이트 패턴시 실리콘질화막을 배리어로 사용하였다.
도 1A 및 도 1C는 종래의 자기정렬 콘택 형성 공정도,
도 2A 내지 도 2D는 본 발명의 일실시예에 따른 콘택 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
21: 실리콘 기판 22: 필드산화막
23: 게이트산화막 24: 폴리실리콘막
25: 마스크 산화막 26: 실리콘질화막
27: 스페이서 산화막 28: 에피택셜층
29: 층간산화막 30: 포토레지스트 패턴
이하, 첨부된 도 2A 및 도 2D를 참조하여 본 발명의 일실시예를 상세히 설명한다.
먼저, 도 2A에 도시된 바와같이, 필드산화막(22)이 형성된 실리콘 기판(21) 상에 게이트 산화막(23), 게이트 전극용 폴리실리콘막(24), 게이트 보호용 마스크 산화막(25) 및 실리콘질화막(26)을 차례로 적층한 다음, 마스크 및 식각 공정으로 상기 적된 층을 패터닝하고 상기 패터닝된 층(23,24,25,26)들의 측벽에 스페이서 산화막(27)을 형성한다.
이어서, 도 2B와 같이 노출된 실리콘기판에 이온주입을 통해 소오스/드레인 접합(도면에 도시되지 않음)을 형성한 다음, 선택적 에피택셜층(28)층을 성장시킨다. 에피택셜층(28)의 높이는 패터닝된 층(23,24,25,26)의 높이에 맞추며, 이보다 적은 높이를 가져도 무방하고 약간 더 높게 형성하여도 무방하다.
이어서, 도 2C와 같이 평탄화된 층간산화막(29)를 형성한 다음, 콘택 마스크 패턴인 포토레지스트 패턴(30)을 형성한다.
이어서, 도 2D와 같이 실리콘질화막(26)과의 고 선택비 식각을 이용하여 층간산화막(29)을 식각하면 콘택 홀이 형성된다. 이때 중요한 것은 실리콘질화막(26)이 배리어 역할을하여 게이트(24)와의 단락을 방지한다.
여기서, 에피택셜층은 실리콘, 폴리실리콘, 텅스텐, 티타늄실리사이드중 어느하나를 포함하는 에피택셜층을 사용할 수 있으며, 상기 마스크층은 실리콘질화막, 폴리머, 실리콘산화실화막중 어느하나를 포함하는 것을 사용할 수 있다.
본 발명의 일실시예에 따른 에피택셜층은 콘택 면적의 마진을 넓혀주며 콘택 깊이를 줄여줌으로 이곳에 증착되는 콘택 물질의 층 덮힘을 향상시키게 된다. 그리고, 본 발명의 다른 실시에로써, 게이트 패턴 형성까지는 앞의 예제와 동일하게 공정을 진행하고 스페이서 산화막을 형성하지 않고 열적 산화 공정(thermal oxidation)을 800℃에서 30분간 진행한 다음, 형성된 산화막을 건식식각하여 활성영역의 얇은 산화막을 제거하고 선택적으로 티타늄실리사이드막(TiSi2)을 형성하여 본 발명의 목적을 이룰수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 적은 셀 면적에서도 비교적 커다란 콘택 홀을 기존의 공정들로 손쉽게 형성하므로서 150nm 이하의 설계 룰을 가지는 반도체 장치, 예를들어 1G DRAM, 4G DRAM, 16G DRAM 및 1G SRAM 등의 고집적도 소자에 적용하여 공정마진 및 그에 따른 수율증가, 신뢰성 향상 등의 효과를 가진다.

Claims (6)

  1. 제1전도층 상에 절연되는 제2전도층 패턴을 형성하고 상기 제2전도층 패턴간의 공간을 통해 제1전도막과 접속되는 제3전도층을 형성하기 위한 반도체 장치 제조방법에 있어서,
    제1전도층 상에 제1절연막과 제2전도층 및 상기 제2전도층의 상부를 보호하는 마스크층을 차례로 적층하는 단계;
    리소그라피 공정으로 상기 적층된 층을 패터닝하는 단계;
    상기 적층된 층의 측벽을 덮는 제2절연막을 형성하는 단계;
    노출되어 있는 상기 제1전도층 상에 선택적으로 에피택셜층을 형성하는 단계;
    전체구조 상부에 제3절연막을 형성하는 단계;
    콘택 마스크 및 식각 공정으로 상기 제3절연막을 선택적으로 식각하여 상기 에피택셜층의 소정부위가 노출되는 콘택 홀을 형성하는 단계; 및
    상기 노출된 에피택셜층에 콘택되는 제3전도층을 형성하는 단계를 포함하는 고집적 반도체 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 제1전도층은 실리콘 기판이며, 상기 제2전도층은 게이트 전극인 것을 특징으로 하는 고집적 반도체 장치 제조방법.
  3. 제 1 항에 있어서,
    상기 에피택셜층은 상기 적층된 층의 높이와 거의 동일한 높이를 가지도록 형성하는 것을 특징으로 하는 고집적 반도체 장치 제조방법.
  4. 제 1 항에 있어서,
    상기 마스크층은 상기 제3절연막과 고 식각선택비를 가지는 층인 것을 특징으로 하는 고집적 반도체 장치 제조방법.
  5. 제 1 항에 있어서,
    상기 에피택셜층은 실리콘, 폴리실리콘, 텅스텐, 티타늄실리사이드중 어느하나를 포함하는 에피택셜층인 것을 특징으로 하는 고집적 반도체 장치 제조방법.
  6. 제 4 항에 있어서,
    상기 마스크층은 실리콘질화막, 폴리머, 실리콘산화실화막중 어느하나를 포함하는 것을 특징으로 하는 고집적 반도체 장치 제조방법.
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