KR100289750B1 - 자기정렬콘택홀을가지는반도체장치의제조방법 - Google Patents
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Abstract
여기에 개시되는 본 발명에 따른 반도체 장치의 제조 방법은 실리콘 질화 물질 대신에 실리콘-리치 질화 물질 (silicon-rich nitride material)을 사용하여 게이트 전극 패턴 양 측벽들 상에 게이트 스페이서를 형성하는 단계를 포함한다. 이로써, 실리콘 질화 물질을 사용할 때 생기는 여러 가지 문제점들 (예를 들면, 게이트 산화막의 특성 저하, 반도체 기판에 형성되는 pn 접합의 열화 등)이 방지될 수 있다. 또한, 상기 실리콘-리치 질화 물질의 특성에 따라 게이트 스페이서의 선택비가 후속 공정의 자기 정렬 매립 콘택 홀을 형성할 때 층간 절연막에 비해서 높기 때문에, 안정된 공정 특성을 확보할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로는 다이나믹 랜덤 액세스 메모리 장치의 게이트 전극 패턴 양 측벽들에 게이트 스페이서를 형성하는 방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리들 (dynamic random access memories; DRAMs)과 같은 고집적 반도체 장치들에 있어서, 절연 물질의 특성, 리소그래픽 (lithography), 셀 구조 및 배선 물질에 대한 새로운 정보(지식)가 요구된다. 메가 비트급 이상의 DRAM에 있어서, 콘택 홀 영역은 셀 크기의 감소에 따라 감소되어야 한다. 전형적인 64 메가-비트 (mega-bit) DRAM은 대략 0.3-0.4㎛의 디자인 룰을 가지며, 따라서 콘택 홀은 배선폭 (feature size;F) 이하의 크기, 예를 들면, 0.5㎛ 이하로 형성된다.
주변 구조 (peripheral structure), 즉 게이트 전극 또는 비트 라인이 오정렬된 마스크 (mis-aligned mask)의 결과로서 종종 노출된다. 결과적으로, 게이트 전극이 스토리지 전극 (storage electrode)에 연결되거나 비트 라인과 스토리지 전극 콘택 사이의 전기적 절연이 악화되어서 DRAM의 신뢰성을 크게 감소시킨다.
오정렬된 마스크에 의해서 생기는 주변 구조의 노출 없이 콘택 홀 영역을 확실하게 확보하기 위한 몇 가지 방법들이 제안되었다. 그러한 하나의 방법은 자기 정렬 콘택 홀 (self-aligned contact hole)을 형성하는 것이다.
자기 정렬 콘택 홀을 형성하는 방법의 경우, 마스크를 사용하지 않고 콘택 홀이 형성될 수 있다. 콘택 홀 크기는 주변 구조의 높이, 콘택 홀들이 형성되는 절연 물질의 두께, 그리고 식각 방법에 의존한다. 그러므로, 자기 정렬 콘택 홀을 형성하는 것이 고집적 반도체 장치를 구현하기에 적합한 방법이다. 자기 정렬 콘택 공정 (self-aligned contact process, 이후 SAC 공정이라 칭함)을 사용하여 비트 라인/스토리지 전극(bit line/storage electrode)용 패드 (pad)를 형성함으로써, 사진 식각 공정 (photo-etching process)을 사용하여 생기는 여러 가지 문제점들, 예를 들면, 디자인 룰의 감소에 따른 오정렬 마진 (misalign margin)의 부족, 홀이 완전히 형성되지 않는 현상 (not-open), 콘택간 브리지 현상 등이 해결될 수 있다.
일반적으로, 반도체 장치 (예를 들면, DRAM)의 게이트 전극 (16)은 게이트 산화막 (gate oxide layer), 다결정 실리콘 (polycrystalline silicon) 및 실리콘 질화막 (silicon nitride)으로 구성된다. SAC 공정을 이용하여 비트 라인 및 스토리지 전극용 패드를 형성할 때, 게이트 전극 및 반도체 기판 상에 형성되는 층간 절연막, 예를 들면, BPSG와 다른 식각비 (etching rate)를 가지는 절연 물질로 게이트 스페이서 (gate spacer)가 형성된다. 게이트 스페이서는, 일반적으로, 실리콘 질화 물질을 이용하여 형성된다.
그런데 도2에서 B로 표시한 부분에 화살표로 나타낸 바와 같이, 층간 절연막과의 선택비 (selectivity) 향상을 위해 사용되는 실리콘 질화막의 경우, 잔류 응력 (residual stress)이 크다. 그러한 잔류 응력으로 인해서, 하부 막질 또는 반도체 기판은 많은 영향을 받는다. 예를 들면, 하부 막질 즉, 게이트 산화막의 경우에 있어서, 게이트 스페이서로 사용되는 실리콘 질화막의 응력으로 인해서 게이트 산화막의 특성이 나빠져, 게이트 산화막의 신뢰성이 저하될 수 있다. 반도체 기판의 경우, 그러한 실리콘 질화막의 응력으로 인해서 반도체 기판에 형성되는 pn 접합의 특성 (접합 누설 전류) 악화가 초래될 수 있다.
또한, 식각선택비의 차이가 부족하여 C로 표시한 부분과 같이 SAC 패드 홀을 형성하는 과정에서 게이트 스페이서의 상부에 손상이 발생한다.
도2는 종래 기술의 문제점을 나타내는 도면으로, 참조번호10은 기판, 12는 소자 격리 영역, 14는 게이트 산화막, 16은 게이트 전극, 18은 실리콘 질화막, 26은 절연막을 각각 표시한다.
따라서 본 발명의 목적은 잔류 응력이 작은 실리콘-리치 질화 물질 (silicon-rich nitride material)을 사용하여 게이트 스페이서를 형성하는 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 비트 라인/스토리지 전극용 패드를 형성할 때 실리콘 질화 물질에 비해서 높은 선택비를 가지는 실리콘-리치 질화 물질로 형성되는 게이트 스페이서를 사용하여 신뢰도가 높은 자기 정렬 매립 콘택 홀을 형성하는 제조 방법을 제공하는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 장치의 게이트 스페이서 및 자기 정렬 콘택 홀을 형성하는 방법을 보여주는 단면도들이다.
도 2는 종래의 기술에 따른 반도체 장치의 게이트 스페이서 형성에서 응력이 크게 작용함을 설명하기 위해 단면도에 화설표를 표시한 개념도이다.
*도면의 주요 부분에 대한 부호 설명
10 : 반도체 기판 12 : 소자 격리 영역
14 : 게이트 산화막 16 : 게이트 전극
18 : 실리콘 질화막 20 : 게이트 전극 패턴
22 : 실리콘-리치 질화 물질 24 : 게이트 스페이서
26 : 절연막 28 : 자기 정렬 콘택 홀
30 : 포토레지스트
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 게이트 전극 패턴을 가지는 적어도 하나의 집적 회로가 형성된 반도체 기판 상에 상기 집적 회로를 덮는 제 1 절연막을 형성하는 단계 및; 상기 반도체 기판 표면이 노출될 때까지 상기 제 1 절연막을 식각하여 상기 게이트 전극 패턴의 측벽들 상에 게이트 스페이서들을 형성하는 단계를 포함하되, 상기 제 1 절연막은 실리콘-리치 질화막으로 형성된다.
이 실시예에 있어서, 상기 집적 회로는 디램 셀의 스위칭 트랜지스터로서 기능한다.
이 실시예에 있어서, 상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와; 상기 게이트 전극 패턴 상부의 상기 제 2 절연막 상에 포토 레지스트 패턴을 형성하는 단계 및; 상기 포토 레지스터 패턴을 마스크로 사용하여 상기 제 2 절연막을 식각하여 상기 제 2 절연막에 자기 정렬 매립 콘택홀을 형성하는 단계를 부가적으로 포함한다.
본 발명의 다른 특징에 의하면, 게이트 전극 패턴을 가지는 적어도 하나의 집적 회로가 형성된 반도체 기판 상에 상기 집적 회로를 덮는 제 1 절연막을 형성하는 단계와; 상기 반도체 기판 표면이 노출될 때까지 상기 제 1 절연막을 식각하여 상기 게이트 전극 패턴의 측벽들 상에 게이트 스페이서들을 형성하는 단계와; 상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와; 상기 게이트 전극 패턴 상부의 상기 제 2 절연막 상에 포토 레지스트 패턴을 형성하는 단계 및; 상기 포토 레지스터 패턴을 마스크로 사용하여 상기 제 2 절연막을 식각하여 상기 제 2 절연막에 자기 정렬 매립 콘택홀을 형성하는 단계를 포함하되, 상기 제 1 절연막은 실리콘-리치 질화막으로 형성된다.
(작용)
이와 같은 방법에 의해서, 게이트 스페이서가, 잔류 응력이 큰, 실리콘 질화 물질 대신에, 잔류 응력이 작은, 실리콘-리치 질화 물질을 이용하여 형성된다.
(실시예)
본 발명의 신규한 반도체 장치의 제조 방법에 의하면, 도 1b, 도 1c 그리고 도 1d를 참조하면, 실리콘 질화 물질 대신에 실리콘-리치 질화 물질 (silicon-rich nitride material)을 사용하여 게이트 전극 패턴 (20) 양 측벽들 상에 게이트 스페이서 (24)가 형성된다. 이로써, 실리콘 질화 물질을 사용할 때 생기는 여러 가지 문제점들 (예를 들면, 게이트 산화막의 특성 저하, 반도체 기판에 형성되는 pn 접합의 열화 등)이 방지될 수 있다. 또한, 상기 실리콘-리치 질화 물질의 특성에 따라 게이트 스페이서의 선택비가 후속 공정의 자기 정렬 매립 콘택 홀을 형성할 때 층간 절연막에 비해서 높기 때문에, 안정된 공정 특성을 확보할 수 있다.
이하 본 발명의 바람직한 실시예에 따른 게이트 스페이서 및 자기 정렬 매립 콘택 홀 형성 공정이 도 1a 내지 도 1e에 의거하여 상세히 설명된다.
본 발명에 따른 반도체 장치 특히, 다이나믹 랜덤 액세스 메모리 (dynamic random access memory; DRAM) 장치에 제공되는 메모리 셀들 각각은, 일반적으로, 하나의 스위칭 트랜지스터 (a switching transistor) (또는, 선택 트랜지스터)와 하나의 저장 커패시터 (a storage capacitor)로 구성된다. 도면에는 도시되지 않았지만, DRAM 장치의 셀 배열 스킴에 따르면, 잘 알려진 바와 같이, MOSFET로 구성되는 두 개의 메모리 셀들이 하나의 활성 영역 (active area)에 형성되고, 각 메모리 셀의 드레인/소오스 영역 (미도시됨)은 서로 공유되어서 하나의 비트 라인에 연결된다. 그리고, 하나의 활성 영역에 형성되는 두 개의 메모리 셀들은 다른 활성 영역에 형성되는 메모리 셀들과 STI (Shallow Trench Isolation)라 불리는 소자 격리 영역에 의해서 격리 또는 절연된다.
도 1a를 참조하면, 2 개의 스위칭 트랜지스터들 및 저장 커패시터들이 형성되는 (COB 구조로 형성됨) 반도체 기판 (10)의 활성 영역이 전술한 소자 격리 영역 (12)에 의해서 정의된다. 이 분야의 통상적인 제조 공정에 따라 스위칭 트랜지스터 및 저장 커패시터로 구성되는 집적 회로 중 스위칭 트랜지스터가 형성된다. 즉, 게이트 산화막 (14), 게이트 전극 (16), 그리고 캡핑막 (capping layer)으로 기능하는 실리콘 질화막 (18)으로 구성되는 게이트 전극 패턴 (20)이 반도체 기판 (10)의 활성 영역에 형성된다. 여기서, 게이트 전극 패턴 (20)을 구성하는 게이트 전극 (16)을 구성하는 다결정 실리콘막 대신에 다결정 실리콘막과 실리사이드막이 적층된 게이트 전극 (16)이 사용될 수 있음은 자명하다.
그 다음에, 통상의 증착 공정 (deposition process)을 사용하여 게이트 전극 패턴 (20) 및 반도체 기판 (10)을 덮는 절연 물질 (22)이 형성된다. 상기 절연 물질 (22)은 실리콘-리치 질화 물질이며, 상기 물질은 실리콘 질화 물질에 비해서 실리콘 함량이 많다. 상기 실리콘-리치 질화 물질은 증착 공정이 수행될 때 실리콘 조성비를 조절함으로써 얻어질 수 있다. 이때 실리콘-리치 질화 물질이란 문자를 통해 해석될 수 있는 바와 같이 통상의 실리콘 질화막인 Si3N4에 비하여 실리콘 원자수의 비율이 높은 물질을 의미한다. 상기 실리콘-리치 질화 물질은 통상의 실리콘 질화 물질에 비해서 잔류 응력 (residual stress)이 적고, 습식 또는 건식 식각 공정시 통상의 실리콘 질화 물질에 비해서 높은 선택비를 가진다.
실리콘-리치 질화 물질 (22)이 증착된 후 식각 공정이 수행되면, 도 1c에 도시된 바와 같이, 게이트 전극 패턴 양측 벽들 상에 게이트 스페이서 (24)들이 형성된다. 통상의 실리콘 질화 물질 대신에 실리콘-리치 질화 물질을 사용하여 게이트 스페이서 (24)를 형성함으로써, 실리콘 질화 물질을 사용하여 형성되는 게이트 스페이서로 인해서 생기는 여러 가지 문제점들이 방지될 수 있다. 즉, 도 ld의 A로 표시한 부분에서 도 2의 B로 표시한 부분의 화살표에 비해 작은 화살표로 표시된 바와 같이 실리콘 질화 물질의 큰 잔류 응력으로 인해서 게이트 산화막 (14)의 특성 저하, 반도체 기판에 형성되는 pn 접합의 열화 등이 개선될 수 있다.
실리콘-리치 질화막을 사용하여 게이트 스페이서 (24)가 형성된 후, 반도체 기판 (10) 전면에 절연 물질이 형성된다. 그리고, 도 ld를 참조하면, 비트 라인/스토리지 전극용 콘택 홀 영역을 정의하기 위한 포토 레지스트 패턴이 게이트 전극 패턴 상부의 상기 절연 물질 상에 형성된다. 그리고, 포토 레지스트 패턴 (미도시됨)을 마스크로 사용하여 자기 정렬 콘택 공정이 수행되면, 도 1d에 도시된 바와 같이, 자기 정렬 매립 콘택 홀 (28)들이 형성된다. 자기 정렬 콘택 공정이 수행되는 동안에, 앞서 형성된 게이트 스페이서 (24)에 의해서 게이트 전극 (16)이 보호될 뿐만 아니라, 오정렬 마진을 충분히 확보할 수 있다. 이때, 게이트 스페이서 (24)가 실리콘 질화 물질에 비해서 높은 선택비를 가지는 실리콘-리치 질화 물질로 형성되었기 때문에, 자기 정렬 콘택 공정이 안정되게 수행될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이후, 잘 알려진 스택 구조로 된 DRAM (COB 구조) 공정 기술에 따라 반도체 장치 (예를 들면, 메모리 셀)가 제조될 것이다.
상기한 바와 같이, 실리콘 질화 물질 대신에 실리콘 함량이 많고 그리고 잔류 응력이 적은 실리콘-리치 질화 물질을 사용하여 게이트 스페이서를 형성함으로써, 게이트 산화막의 특성, 반도체 기판에 형성되는 pn 접합의 특성(접합 누설 전류) 등이 향상되고, 반도체 기판의 표면 결함이 감소될 수 있다. 뿐만 아니라, 실리콘 질화 물질에 비해서 높은 선택비를 가지는 실리콘-리치 질화 물질을 사용하여 게이트 스페이서를 형성함에 따라 후속 자기 정렬 콘택 공정이 안정적으로 수행될 수 있다.
Claims (4)
- 게이트 전극 패턴을 가지는 적어도 하나의 집적 회로가 형성된 반도체 기판 상에 상기 집적 회로를 덮는 제 1 절연막을 형성하는 단계 및;상기 반도체 기판 표면이 노출될 때까지 상기 제 1 절연막을 식각하여 상기 게이트 전극 패턴의 측벽들 상에 게이트 스페이서들을 형성하는 단계를 포함하되,상기 제 1 절연막은 실리콘-리치 질화막으로 형성되는 반도체 장치의 제조 방법
- 제 1 항에 있어서,상기 집적 회로는 디램 셀의 스위칭 트랜지스터로서 기능하는 제조 방법.
- 제 2 항에 있어서,상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와;상기 게이트 전극 패턴 상부의 상기 제 2 절연막 상에 포토 레지스트 패턴을 형성하는 단계 및;상기 포토 레지스터 패턴을 마스크로 사용하여 상기 제 2 절연막을 식각하여 상기 제 2 절연막에 자기 정렬 매립 콘택홀을 형성하는 단계를 부가적으로 포함하는 제조 방법.
- 게이트 전극 패턴을 가지는 적어도 하나의 집적 회로가 형성된 반도체 기판 상에 상기 집적 회로를 덮는 제 1 절연막을 형성하는 단계와;상기 반도체 기판 표면이 노출될 때까지 상기 제 1 절연막을 식각하여 상기 게이트 전극 패턴의 측벽들 상에 게이트 스페이서들을 형성하는 단계와;상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와;상기 게이트 전극 패턴 상부의 상기 제 2 절연막 상에 포토 레지스트 패턴을 형성하는 단계 및;상기 포토 레지스터 패턴을 마스크로 사용하여 상기 제 2 절연막을 식각하여 상기 제 2 절연막에 자기 정렬 매립 콘택홀을 형성하는 단계를 포함하되,상기 제 1 절연막은 실리콘-리치 질화막으로 형성되는 반도체 장치의 제조 방법.
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| KR1019980016337A KR100289750B1 (ko) | 1998-05-07 | 1998-05-07 | 자기정렬콘택홀을가지는반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980016337A KR100289750B1 (ko) | 1998-05-07 | 1998-05-07 | 자기정렬콘택홀을가지는반도체장치의제조방법 |
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1998
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| KR19990084520A (ko) | 1999-12-06 |
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