KR20000003877A - 반도체 장치 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 반도체 기판 상에 복수 개의 게이트 전극들이 형성되고, 상기 게이트 전극들 사이의 반도체 기판과 전기적으로 연결되는 페드 도전막이 형성된다. 상기 페드 도전막을 포함하여 반도체 기판상에 절연막이 형성되고, 상기 절연막이 식각되어 상기 페드의 상부 표면이 노출되는 오프닝이 형성된다. 상기 오프닝이 채워지도록 상기 제 1 절연막상에 커페시터 전극 형성용 도전막이 형성되고, 상기 도전막상에 커페시터 전극 형성용 오 정렬 마스크가 형성된다. 상기 마스크가 사용되어 상기 도전막이 식각되어 커페시터 전극이 형성되는데, 적어도 상기 오프닝내의 도전막 일부가 식각되어 상기 오프닝내에 리세스 영역이 형성된다. 이와같은 반도체 장치 및 그의 제조 방법에 의해서, 커패시터 전극 간의 전기적 브리지(bridge) 없이 커패시터의 커페시턴스를 증가 시킬 수 있다.

Description

반도체 장치 및 그의 제조 방법(A SEMICONDUCTOR DEVICE AND A METHOD OF FABRICATING THE SAME)

본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM 셀 커패시터 및 그의 제조 방법에 관한 것이다.

DRAM 장치의 집적도가 증가 되면서, 셀 트랜지스터의 크기 뿐만 아니라, 상기 셀 트랜지스터가 차지할 수 있는 면적 또한 감소하게 되었다. 그러나 셀 트랜지스터의 크기는 감소 되더라도, 셀 커패시터의 커패시턴스는 감소될 수 없기 때문에 셀 커패시터의 커패시턴스가 확보될 수 있는 여러가지의 DRAM 셀 커패시터 제조 방법들이 고안 되었다. 그 중 하나가 커페시터 전극의 표면적이 X축, Y축으로 감소되는 양만큼, Z축으로 커페시터 전극을 높혀, 감소된 표면적을 보상함으로써, 셀 커패시터의 커패시턴스를 확보하는 방법이다.

그러나, 상기 Z축으로 커페시터 전극의 높이를 높여 원하는 커페시턴스를 얻는 것에도 한계가 있다. 따라서, 새로이 공안된 방법이 HSG막을 상기 커페시터 전극의 표면상에 형성시켜 상기 커페시터 전극의 유효 면적을 증가시켜 커페시터의 커페시턴스를 증가 시키는 방법이다.

그러나 상기 방법은, 반도체 장치가 고집화 됨으로 커페시터 노드간의 간격이 매우 가까워 져서, 상기 커페시터 전극의 표면상에 HSG막이 형성될 때, 상기 HSG막으로 인해 인접한 커페시터 전극간에 브리지를 유발할 수 있는 문제점을 내포하고 있다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 커페시터 전극들간의 브리지를 방지하면서 큰 커페시턴스를 확보할 수 있는 반도체 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.

도 1a 내지 1c는 본 발명에 따른 반도체 장치의 제조 공정을 순차적으로 나타내는 단면도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 반도체 기판 12 : 소자 격리막

14, 20 : 절연막 16, 24 : 폴리실리콘막

25 : 리세스 영역 26 : 유전막

28 : 상부 전극

(구성)

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 제조 방법은, 반도체 기판상에 복수 개의 게이트 전극들을 형성하는 단계와; 상기 게이트 전극들 사이의 반도체 기판과 전기적으로 연결되는 페드를 형성하는 단계와; 상기 페드를 포함하여 반도체 기판상에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막을 식각하여 상기 페드의 상부 표면이 노출되는 오프닝을 형성하는 단계와; 상기 오프닝이 채워지도록 상기 제 1 절연막상에 커페시터 전극 형성용 도전막을 형성하는 단계; 상기 도전막상에 커페시터 전극 형성용 오 정렬 마스크를 형성하는 단계와; 상기 마스크를 사용하여 상기 도전막을 식각하여 커페시터 전극을 형성하되, 적어도 상기 오프닝의 도전막이 일부 식각되어 상기 오프닝내에 리세스 영역이 형성되는 단계를 포함한다.

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치는, 반도체 기판상에 형성된 복수 개의 게이트들과; 상기 게이트 전극들 사이의 반도체 기판과 전기적으로 연결되는 패드 도전막과; 상기 패드 도전막, 게이트 및 반도체 기판 상에 형성된 절연막과; 상기 절연막을 뚫고 상기 패드 도전막과 전기적으로 연결되는 커패시터 전극을 포함하되, 상기 커패시터 전극 중 절연막 내에 있는 전극은 리세스 영역을 포함한다.

도 1b를 참조하면, 본 발명에 따른 신규한 반도체 장치 및 그의 제조 방법은, 오 정렬 마스크를 커패시터 전극의 형성을 위한 도전막 식각에 사용하여 커페시터 전극을 형성한다. 이로 인해, 상기 절연막내에 있는 도전막이 적어도 일부 식각되어 리세스 영역이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 커패시터 전극간의 브리지 없이 커패시터의 커페시턴스를 증가 시킬 수 있다.

(실시예)

이하, 도 1a 내지 도 1c를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1a 내지 도 1c는 본 발명에 따른 DRAM 장치의 제조 방법을 순차적으로 보여주는 흐름도이다.

먼저, 도 1a를 참조하면, 반도체 기판(10)상에 활성 영역과 비활성 영역을 정의하여 소자 격리 영역(12)이 형성되고, 상기 활성 영역에 게이트 산화막을 사이에 두고 게이트(도면 미도시)가 형성된다. 상기 소자 격리막(12)은 STI(shallow trench isolation)로 형성될 수 있다.

예컨대, 상기 게이트는 폴리실리콘막, 텅스텐 실리사이드막 및 실리콘 질화막이 차례로 적층되어 형성될 수 있다. 상기 게이트 양측에 있는 반도체 기판(10)내에 소오스/드레인 영역(도면 미도시)이 형성된다.

반도체 기판(10)상에 상기 게이트를 포함하여 제 1 절연막(14)이 형성되고, 상기 제 1 절연막(14)을 뚫고 소오스/드래인 영역과 전기적으로 연결되는 패드(pad) 도전막(16)이 형성된다. 상기 패드 도전막(16)은 비트 라인 콘택과 베리드 콘택(buried contact)이 형성되는 것을 용이하게 한다.

상기 패드 도전막(16)을 포함하여 제 1 절연막(14)상에 제 2 절연막(20)이 형성되는데, 상기 제 2 상기 제 2 절연막(20)내에는 비트 라인(18)이 포함된다. 예컨대, 상기 비트 라인(18)은 폴리실리콘막과 텅스텐 실리사이드막이 적층된 다층막으로 형성될 수 있다.

도 1b를 참조하면, 상기 제 2 절연막(20)상에 제 1 포토레지스막(도면 미도시)이 형성된 후, 상기 제 1 포토레지스트막이 페턴닝 되어 커페시터 콘택 홀(22)을 형성하기 위한 제 1 마스크가 형성된다. 상기 제 1 마스크가 사용되어 상기 제 2 절연막(20)이 식각되어 상기 패드의 상부 표면을 노출시키는 커페시터 콘택 홀(22)이 형성된다. 상기 커페시터 콘택 홀(22)을 채우고 커패시터 전극을 형성하기 위해 상기 제 2 절연막(20)상에 도전막이 형성된다. 예컨대 상기 도전막은 폴리실리콘막으로 형성될 수 있다.

상기 도전막상에 제 2 포토레지스트막(도면 미도시)이 형성된다. 상기 제 2 포토레지스트막이 패터닝 되어 커페시터 전극의 형성을 위한 제 2 마스크가 형성된다. 이 경우, 상기 제 2 마스크는 이미 결정된 위치에서 벗어난 위치에 형성된다. 즉 상기 제 2 마스크는 오 정렬(misalign)되어 형성된다.

다음, 상기 오 정렬된 상기 제 2 마스크가 사용되어 상기 도전막이 식각되어 커페시터 전극(24)이 형성된다. 그런데, 상기 제 2 마스크가 오 정렬되어 형성되어 있기 때문에, 상기 제 2 절연막상에 형성된 도전막만이 식각되는 것이 아니라, 상기 커페시터 콘택 홀(22)내에 있는 도전막까지 식각되어 커페시터 콘택 홀(22)내에 리세스 영역(recess region)(25)이 형성된다.

이 경우, 커페시터 콘택 콘택 홀내의 도전막, 즉 커페시터 콘택의 식각되는 정도, 즉 상기 보이드 영역(25)의 크기는 시간에 따라 결정 되는데, 이는 상기 도전막 식각 공정이 시간에 의존하는 시간-식각(time-etching) 공정이기 때문이다. 따라서, 상기 패드 도전막(16)이 노출될 때까지 상기 도전막이 식각될 수도 있다. 커페시터 전극(24)의 유효 면적이 상기 제 2 절연막상에 위치한 커페시터 전극(24)의 표면적에 상기 커페시터 콘택 홀(22)내의 도전막의 식각으로 형성되는 유효 면적이 합쳐져 실제적인 유효 표면적이 증가하게 된다.

앞서 언급한 바와 같이, 상기 유효 표면적의 크기는 식각 공정의 시간을 제어 함으로써 제어될 수 있다. 다음 통상적인 방법으로 상기 커페시터 전극(24)상에 유전막이 형성되고, 상기 유전막(26)상에 상부 커페시터 전극(28)이 형성된다.

반도체 장치는, 반도체 기판상에 복수 개의 게이트들이 형성되어 있고, 상기 게이트 전극들 사이에 있는 반도체 기판과 전기적으로 연결되도록 패드 도전막(16)이 형성되어 있다. 상기 패드 도전막(16), 게이트 및 반도체 기판 상에 절연막(14, 20)이 형성되어 있다. 이 경우, 상기 절연막은 산화막으로 형성될 수 있다.

상기 절연막(20)을 뚫고 상기 패드 도전막(16)과 전기적으로 연결되도록 커페시터 콘택이 형성되어 있는데, 상기 커페시터 콘택은 외부에 노출된 리세스 영역(25)을 포함한다. 상기 절연막상에 상기 커페시터 콘택과 전기적으로 연결되도록 형성된 커페시터 전극(24)이 형성되어 있다.

본 발명은 종래의 반도체 장치의 제조 방법에서, 커페시터 전극 형성을 위한 도전막 식각 공정 중, 커페시터 전극과 커페시터 전극 콘택을 의도적으로 오정렬 시켜, 커페시터 콘택 홀내에 있는 커페시터 콘택의 일부를 식각하여 커페시터 노드의 유효 표면적을 증가시킴으로써, 종래의 커페시터 노드보다 증가된 커페시터 커페시턴스 얻을 수 있고, 이로 인해 HSG와 같은 커페시터의 유효면적을 증가시키기 위한 공정이 배제되어 커페시터 노드들간의 브리지와 같은 문제를 배재할 수 있다.

Claims (4)

1. 반도체 기판상에 복수 개의 게이트 전극들을 형성하는 단계와;

   상기 게이트 전극들 사이의 반도체 기판과 전기적으로 연결되는 페드 도전막을 형성하는 단계와;

   상기 페드 도전막을 포함하여 반도체 기판상에 제 1 절연막을 형성하는 단계와;

   상기 제 1 절연막을 식각하여 상기 페드의 상부 표면이 노출되는 오프닝을 형성하는 단계와;

   상기 오프닝이 채워지도록 상기 제 1 절연막상에 커페시터 전극 형성용 도전막을 형성하는 단계;

   상기 도전막상에 커페시터 전극 형성용 오 정렬 마스크를 형성하는 단계와;

   상기 마스크를 사용하여 상기 도전막을 식각하여 커페시터 전극을 형성하되, 적어도 상기 오프닝의 도전막이 일부 식각되어 상기 오프닝내에 리세스 영역이 형 성되는 단계를 포함하는 반도체 장치의 제조 방법.
2. 제 1 항에 있어서,

   상기 도전막 식각 단계는 상기 오프닝 내의 일부 도전막을 식각하여 상기 패드 도전막을 노출시키는 반도체 장치의 제조 방법.
3. 반도체 기판상에 형성된 복수 개의 게이트들과;

   상기 게이트 전극들 사이의 반도체 기판과 전기적으로 연결되는 패드 도전막과;

   상기 패드 도전막, 게이트 및 반도체 기판 상에 형성된 절연막과;

   상기 절연막을 뚫고 상기 패드 도전막과 전기적으로 연결되는 커패시터 전극을 포함하되, 상기 커패시터 전극 중 절연막 내에 있는 전극은 리세스 영역을 포함하는 반도체 장치.
4. 제 3 항에 있어서,

   상기 리세스 영역은 상기 패드 도전막을 노출시키는 반도체 장치.