JPH08264731A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 接点周辺のスペースを狭くしても装置不良や
生産損失を軽減もしくは除去することができるような、
半導体装置とプロセスとを提供する。 【解決手段】 導電層（２８）を貫通して接点孔（３
２）が形成される。それから導電層（２８）がアンダー
カットされる（３４と３６）。接点孔（３２）内に絶縁
層（４０）が形成される。それから接点孔（３２）内に
接点（４２）が形成される。
生産損失を軽減もしくは除去することができるような、
半導体装置とプロセスとを提供する。 【解決手段】 導電層（２８）を貫通して接点孔（３
２）が形成される。それから導電層（２８）がアンダー
カットされる（３４と３６）。接点孔（３２）内に絶縁
層（４０）が形成される。それから接点孔（３２）内に
接点（４２）が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体プロセスに関
するものであり、特にアンダーカット導電層との自己整
合性を有する接点と、その形成方法とに関するものであ
る。
するものであり、特にアンダーカット導電層との自己整
合性を有する接点と、その形成方法とに関するものであ
る。
【０００２】
【従来の技術】半導体技術の分野では集積回路における
装置の密度を高めるという要求が非常に強い。例えば、
装置密度を高めることが非常に重要である領域といえ
ば、メモリ装置がある。ランダム・アクセス・メモリ
（「ＲＡＭ」）、ダイナミック・ランダム・アクセス・
メモリ（「ＤＲＡＭ」）、リード・オンリー・メモリ
（「ＲＯＭ」）、プログラマブル・リード・オンリー・
メモリ（「ＰＲＯＭ」）、電気的に消去可能なプログラ
マブル・リード・オンリー・メモリ（「ＥＰＲＯＭ」）
およびその他のメモリのようなメモリ装置の場合、メモ
リセルがアレイ状に配列される。これらのメモリセルの
密度を高くすると、アレイの寸法、したがってメモリ装
置のかさが大きくなる。
装置の密度を高めるという要求が非常に強い。例えば、
装置密度を高めることが非常に重要である領域といえ
ば、メモリ装置がある。ランダム・アクセス・メモリ
（「ＲＡＭ」）、ダイナミック・ランダム・アクセス・
メモリ（「ＤＲＡＭ」）、リード・オンリー・メモリ
（「ＲＯＭ」）、プログラマブル・リード・オンリー・
メモリ（「ＰＲＯＭ」）、電気的に消去可能なプログラ
マブル・リード・オンリー・メモリ（「ＥＰＲＯＭ」）
およびその他のメモリのようなメモリ装置の場合、メモ
リセルがアレイ状に配列される。これらのメモリセルの
密度を高くすると、アレイの寸法、したがってメモリ装
置のかさが大きくなる。
【０００３】接点がある層から他の層に達する必要があ
るとき、装置密度を高めるのに限界がある。この種の接
点はいろいろな層を通過するので、隣接する装置や導電
層との干渉を避けるために、注意深く配置しなければな
らない。これらの隣接する装置と導電層は接点と離して
つくられる。しかしながら、もし接点を形成する際に位
置合せを誤れば、回路の短絡や他の装置の不良が起こり
得る。こうした問題を避けるために、現存する設計では
いろいろな構造間に充分空き場所を確保しているので、
位置合せが完全でなくとも生産損失がでないようになっ
ている。
るとき、装置密度を高めるのに限界がある。この種の接
点はいろいろな層を通過するので、隣接する装置や導電
層との干渉を避けるために、注意深く配置しなければな
らない。これらの隣接する装置と導電層は接点と離して
つくられる。しかしながら、もし接点を形成する際に位
置合せを誤れば、回路の短絡や他の装置の不良が起こり
得る。こうした問題を避けるために、現存する設計では
いろいろな構造間に充分空き場所を確保しているので、
位置合せが完全でなくとも生産損失がでないようになっ
ている。
【０００４】例えば、ＤＲＡＭの設計において、ある接
点と隣接する構造間のスペースをどれだけとるかという
ことは、ＤＲＡＭのメモリ密度を規定することになるレ
イアウト規則を決定する際の、最も重要なパラメータの
ひとつである。もし設計規則において、接点と隣接装置
との間のスペースを大きくとれば、チップの機能密度が
低下して、チップの価値が低くなる。かといって、接点
周辺のスペースを狭くすると、位置合せミスのために装
置の不良と生産損失が起こり得る。
点と隣接する構造間のスペースをどれだけとるかという
ことは、ＤＲＡＭのメモリ密度を規定することになるレ
イアウト規則を決定する際の、最も重要なパラメータの
ひとつである。もし設計規則において、接点と隣接装置
との間のスペースを大きくとれば、チップの機能密度が
低下して、チップの価値が低くなる。かといって、接点
周辺のスペースを狭くすると、位置合せミスのために装
置の不良と生産損失が起こり得る。
【０００５】
【発明が解決しようとする課題】そのため、接点周辺の
スペースを狭くしても、そのことに一般的に付随する装
置不良と生産損失を軽減もしくは除去することができる
ような装置とプロセスが要求されるようになった。
スペースを狭くしても、そのことに一般的に付随する装
置不良と生産損失を軽減もしくは除去することができる
ような装置とプロセスが要求されるようになった。
【０００６】
【課題を解決するための手段】本発明によれば、導電層
がくり抜かれた（アンダーカットされた）自己整合性接
点とその製造方法とが提供され、これが上記の従来技術
の問題を実質的に軽減もしくは除去する。
がくり抜かれた（アンダーカットされた）自己整合性接
点とその製造方法とが提供され、これが上記の従来技術
の問題を実質的に軽減もしくは除去する。
【０００７】具体的には、本発明により提供される半導
体装置と製造方法において、まず半導体基板と基板上の
導電層が提供される。導電層を通って接点孔が形成さ
れ、導電層は接点孔の箇所がアンダーカットされる。導
電層を絶縁するために、接点孔の中に絶縁層が形成さ
れ、接点孔の中に接点が形成される。特定の実施例で
は、接点はＤＲＡＭセルとの電気的接続がなされる。
体装置と製造方法において、まず半導体基板と基板上の
導電層が提供される。導電層を通って接点孔が形成さ
れ、導電層は接点孔の箇所がアンダーカットされる。導
電層を絶縁するために、接点孔の中に絶縁層が形成さ
れ、接点孔の中に接点が形成される。特定の実施例で
は、接点はＤＲＡＭセルとの電気的接続がなされる。
【０００８】本発明の重要な技術的利点は、接点孔が導
電層を貫通して形成されるという事実である。そのた
め、接点孔とそれに続く接点とが導電層と自己整合性を
もって配置される。この自己整合性のおかげで、パター
ニングとエッチングを施された導電層を貫通した接点孔
を設けようとしたときに生ずる位置合せ問題を避けるこ
とができる。
電層を貫通して形成されるという事実である。そのた
め、接点孔とそれに続く接点とが導電層と自己整合性を
もって配置される。この自己整合性のおかげで、パター
ニングとエッチングを施された導電層を貫通した接点孔
を設けようとしたときに生ずる位置合せ問題を避けるこ
とができる。
【０００９】本発明のもうひとつの重要な技術的利点
は、導電層が接点孔のところでくり抜かれているという
事実であり、そのために接点孔と導電層間に充分な絶縁
を形成することができる。
は、導電層が接点孔のところでくり抜かれているという
事実であり、そのために接点孔と導電層間に充分な絶縁
を形成することができる。
【００１０】
【発明の実施の態様】本発明をより完全に理解できるよ
うに、以下図面を参照しながら説明する。図１は処理中
の半導体スタックを示す。図１に示した特定のスタック
は一例にすぎず、本発明を説明するために提供するもの
である。導体、絶縁体および配置を異にするほかの半導
体スタックでも、本発明が意図する範囲内で本発明を利
用することができる。
うに、以下図面を参照しながら説明する。図１は処理中
の半導体スタックを示す。図１に示した特定のスタック
は一例にすぎず、本発明を説明するために提供するもの
である。導体、絶縁体および配置を異にするほかの半導
体スタックでも、本発明が意図する範囲内で本発明を利
用することができる。
【００１１】図１に示すように、例えばシリコンを含む
半導体基板１０を用意する。酸化膜層１２が基板１０と
ゲート１４，１６とを分離している。これらはパターニ
ングとエッチングとにより形成される。ゲート１４と１
６はポリシリコンからつくることができる。ゲート１４
と１６の上にパターニングとエッチングとにより酸化膜
層１８が形成される。酸化膜層１８とゲート１４，１６
とは側壁酸化膜２０に囲まれる。酸化膜層２０は例え
ば、二酸化シリコンでつくることができる。それから図
１に示すように酸化膜層１８と側壁２０の上に二酸化シ
リコンの最適層２２が形成される。酸化膜層２２の上に
窒化膜層２４が形成される。窒化膜層２４は後述する自
己整合性接点孔を形成する際のエッチストップとして働
く。ほかのエッチストップ材料を使ってもよい。
半導体基板１０を用意する。酸化膜層１２が基板１０と
ゲート１４，１６とを分離している。これらはパターニ
ングとエッチングとにより形成される。ゲート１４と１
６はポリシリコンからつくることができる。ゲート１４
と１６の上にパターニングとエッチングとにより酸化膜
層１８が形成される。酸化膜層１８とゲート１４，１６
とは側壁酸化膜２０に囲まれる。酸化膜層２０は例え
ば、二酸化シリコンでつくることができる。それから図
１に示すように酸化膜層１８と側壁２０の上に二酸化シ
リコンの最適層２２が形成される。酸化膜層２２の上に
窒化膜層２４が形成される。窒化膜層２４は後述する自
己整合性接点孔を形成する際のエッチストップとして働
く。ほかのエッチストップ材料を使ってもよい。
【００１２】それから図１に示すようにホウ素リンガラ
ス（「ＢＰＳＧ」）層２６が形成される。ＢＰＳＧ層２
６の上に導電層２８が形成される。導電層２８はポリシ
リコンでつくることができる。それから導電層２８の上
に別のＢＰＳＧ層３０が形成される。
ス（「ＢＰＳＧ」）層２６が形成される。ＢＰＳＧ層２
６の上に導電層２８が形成される。導電層２８はポリシ
リコンでつくることができる。それから導電層２８の上
に別のＢＰＳＧ層３０が形成される。
【００１３】図１に示した特定の層は一例にすぎず、本
発明の自己整合性接点がいかにしてレイアウト面積を減
らして機能密度を高めるのに用いることができるかを説
明するのに用いられる。図１に示した各層は通常の半導
体プロセス技術を用いてつくることができる。
発明の自己整合性接点がいかにしてレイアウト面積を減
らして機能密度を高めるのに用いることができるかを説
明するのに用いられる。図１に示した各層は通常の半導
体プロセス技術を用いてつくることができる。
【００１４】図２に示すように、図１に示したスタック
にパターニングとエッチングを施すことにより、接点孔
３２が形成される。接点孔３２をつくるのに用いられる
エッチング剤は、窒化膜層として前述したエッチストッ
プ層２４に対して強い選択感度を有する。エッチストッ
プとして窒化膜層が用いられる場合、接点孔３２をつく
るのに用いるエッチング剤は窒化物に対して強い選択感
度を有する酸化物エッチング剤を用いることができる。
にパターニングとエッチングを施すことにより、接点孔
３２が形成される。接点孔３２をつくるのに用いられる
エッチング剤は、窒化膜層として前述したエッチストッ
プ層２４に対して強い選択感度を有する。エッチストッ
プとして窒化膜層が用いられる場合、接点孔３２をつく
るのに用いるエッチング剤は窒化物に対して強い選択感
度を有する酸化物エッチング剤を用いることができる。
【００１５】図１と２とを参照して、接点孔３２をつく
る場所を確保するために導電層２８をパターニングする
必要は全くない。本発明において、接点孔３２は導電層
２８を直接貫通して形成される。
る場所を確保するために導電層２８をパターニングする
必要は全くない。本発明において、接点孔３２は導電層
２８を直接貫通して形成される。
【００１６】図３に示すように導電層２８は等方性エッ
チングによりアンダーカットされる。ポリシリコンの導
電層２８に適するエッチング剤はコリン（ＣＨＯＬＩＮ
Ｅ）エッチのような湿式化学エッチング剤である。その
ほか、ＳＦ6 のようなプラズマエッチングを用いてもよ
い。図３に示すように、このエッチングの結果、アンダ
ーカット領域３４と３６とが形成される。
チングによりアンダーカットされる。ポリシリコンの導
電層２８に適するエッチング剤はコリン（ＣＨＯＬＩＮ
Ｅ）エッチのような湿式化学エッチング剤である。その
ほか、ＳＦ6 のようなプラズマエッチングを用いてもよ
い。図３に示すように、このエッチングの結果、アンダ
ーカット領域３４と３６とが形成される。
【００１７】アンダーカット領域３４と３６を形成後、
基板１０上の所望の接触領域を露出するために、更にエ
ッチングが行われる。このエッチングは図４に示すが、
適切なエッチング剤を用いて、エッチストップ層２４
と、層２２のようなほかの下層とを貫通するが、短絡を
避けるためにゲート１４と１６まで達しないようにしな
ければならない。例えばプラズマエッチングが適する。
図４に示すように、基板１０の所望の接触領域にドーピ
ングによりドレーン領域３８をつくることができる。し
かしながら、接触領域は基板１０の表面にある必要はな
くて、基板の上または下の別の層に形成することもでき
る。本発明は単層および多層の集積回路において接点を
つくるのに適している。
基板１０上の所望の接触領域を露出するために、更にエ
ッチングが行われる。このエッチングは図４に示すが、
適切なエッチング剤を用いて、エッチストップ層２４
と、層２２のようなほかの下層とを貫通するが、短絡を
避けるためにゲート１４と１６まで達しないようにしな
ければならない。例えばプラズマエッチングが適する。
図４に示すように、基板１０の所望の接触領域にドーピ
ングによりドレーン領域３８をつくることができる。し
かしながら、接触領域は基板１０の表面にある必要はな
くて、基板の上または下の別の層に形成することもでき
る。本発明は単層および多層の集積回路において接点を
つくるのに適している。
【００１８】図５に示すように、絶縁層４０が接点孔３
２の内側面に沿って形成される。この絶縁層４０は導電
層２８と、後で接点孔３２を満たす接点間とを絶縁す
る。絶縁層４０は、例えば化学蒸着法を用いて、接点孔
３２の内側面に側壁酸化膜をデポジットすることにより
つくることができる。この絶縁層は導電層２８を、後で
接点孔３２を満たす接点から絶縁するのに適するものな
ら他の絶縁層であってもよく、例えば、窒化膜でもよ
い。絶縁層４０を形成後、接点孔３２の底部に接触領域
を再開するために、別の総括的エッチングが必要とされ
ることがある。
２の内側面に沿って形成される。この絶縁層４０は導電
層２８と、後で接点孔３２を満たす接点間とを絶縁す
る。絶縁層４０は、例えば化学蒸着法を用いて、接点孔
３２の内側面に側壁酸化膜をデポジットすることにより
つくることができる。この絶縁層は導電層２８を、後で
接点孔３２を満たす接点から絶縁するのに適するものな
ら他の絶縁層であってもよく、例えば、窒化膜でもよ
い。絶縁層４０を形成後、接点孔３２の底部に接触領域
を再開するために、別の総括的エッチングが必要とされ
ることがある。
【００１９】図６は接点孔３２の中に自己整合性接点４
２が形成された様子を示す。接点４２は接点材料として
適する任意の材料でよく、なかんずくアルミニュウムや
タングステンが用いられる。それから任意の所望の接続
のために、ＢＳＰＧ層３０の上で接点４２にパターニン
グとエッチングが施される。
２が形成された様子を示す。接点４２は接点材料として
適する任意の材料でよく、なかんずくアルミニュウムや
タングステンが用いられる。それから任意の所望の接続
のために、ＢＳＰＧ層３０の上で接点４２にパターニン
グとエッチングが施される。
【００２０】以上の図から明らかなように、接点孔３２
と接点４２とは直接導電層２８を貫通して形成されるか
ら、接点孔３２と接点４２とは導電層２８と自己整合性
がある。そのため、接点孔３２をつくる場所を確保する
ために導電層２８をパターニングしてエッチングする必
要は全くないので、接点孔３２をつくる際の位置合せの
問題が避けられる。したがって本発明によれば、スペー
スが狭くて密度の高い半導体装置が可能になる。また、
自己整合性接点孔を形成後に導電層２８をアンダーカッ
トすることにより、導電層２８と接点４２との間の確か
な絶縁が可能になる。
と接点４２とは直接導電層２８を貫通して形成されるか
ら、接点孔３２と接点４２とは導電層２８と自己整合性
がある。そのため、接点孔３２をつくる場所を確保する
ために導電層２８をパターニングしてエッチングする必
要は全くないので、接点孔３２をつくる際の位置合せの
問題が避けられる。したがって本発明によれば、スペー
スが狭くて密度の高い半導体装置が可能になる。また、
自己整合性接点孔を形成後に導電層２８をアンダーカッ
トすることにより、導電層２８と接点４２との間の確か
な絶縁が可能になる。
【００２１】本発明の応用例としてＤＲＡＭがある。こ
の場合には、例えば接点４２はドレーン領域３８に対す
るビット線の接点である。ゲート１４と１６はワード線
に接続される。ドープされたソースである４４と４６は
コンデンサに接続され、その電極は導電層２８により形
成される。
の場合には、例えば接点４２はドレーン領域３８に対す
るビット線の接点である。ゲート１４と１６はワード線
に接続される。ドープされたソースである４４と４６は
コンデンサに接続され、その電極は導電層２８により形
成される。
【００２２】図７は図１−６で説明したプロセスの流れ
図を示す。図７に示すように、ステップ５２でエッチス
トップ層と導電層とが形成される。これらの層を形成し
た後、ステップ５４で自己整合性接点孔が導電層を貫通
してエッチストップに達する迄つくられる。ステップ５
６で、図３を参照して述べたように導電層がアンダーカ
ットされる。次にステップ５８で、次のエッチングによ
り接触領域が露出される。接触領域の露出後、ステップ
６０で、導電層を接点から絶縁するために、接点孔の内
側面に絶縁層が形成される。ステップ５８と６０とは逆
転してもよく、このことは本発明の範囲を逸脱するもの
ではない。ステップ６２で、接点孔の中に接点が形成さ
れる。
図を示す。図７に示すように、ステップ５２でエッチス
トップ層と導電層とが形成される。これらの層を形成し
た後、ステップ５４で自己整合性接点孔が導電層を貫通
してエッチストップに達する迄つくられる。ステップ５
６で、図３を参照して述べたように導電層がアンダーカ
ットされる。次にステップ５８で、次のエッチングによ
り接触領域が露出される。接触領域の露出後、ステップ
６０で、導電層を接点から絶縁するために、接点孔の内
側面に絶縁層が形成される。ステップ５８と６０とは逆
転してもよく、このことは本発明の範囲を逸脱するもの
ではない。ステップ６２で、接点孔の中に接点が形成さ
れる。
【００２３】
【発明の効果】上述のように、本発明のプロセスによれ
ば、接点孔の導電層に関する自己整合性が可能となるの
で、接点孔と導電層との位置合せに関連する問題が除去
される。
ば、接点孔の導電層に関する自己整合性が可能となるの
で、接点孔と導電層との位置合せに関連する問題が除去
される。
【００２４】また、基板の表面まで接点が達する例につ
いて説明したが、接触領域は基板の表面であれ、多層装
置の別の層であれ、任意の接触領域と接続するのに本発
明を使うことができる。更に、接触領域は接続したいと
思う任意の領域でよく、なかんずく能動素子の端子、相
互接続、アース構造などに使うことができる。
いて説明したが、接触領域は基板の表面であれ、多層装
置の別の層であれ、任意の接触領域と接続するのに本発
明を使うことができる。更に、接触領域は接続したいと
思う任意の領域でよく、なかんずく能動素子の端子、相
互接続、アース構造などに使うことができる。
【００２５】以上本発明を詳細に説明したが、請求の範
囲の部分に記載した本発明の範囲を逸脱せずに、各種の
置換、代替、修正を施こすことができよう。
囲の部分に記載した本発明の範囲を逸脱せずに、各種の
置換、代替、修正を施こすことができよう。
【００２６】以上の説明に関して更に以下の項を開示す
る。 （１） 半導体板と、該基板の上に形成された導電層で
あって、該導電層を貫通して接点孔が形成され、該接点
孔の所でアンダーカットされている導電層と、該導電層
と絶縁するために、該接点孔内に形成された絶縁層と、
該接点孔内に形成された接点と、を含むことを特徴とす
る、半導体装置。 （２） 第１項記載の装置において、前記導電層の下に
エッチストップ層を更に含むことを特徴とする、半導体
装置。 （３） 第１項記載の装置において、前記接点は前記基
板と電気的に接続されていることを特徴とする、半導体
装置。 （４） 第１項記載の装置において、前記接点は前記基
板の上に配置された接触領域と電気的に接続されている
ことを特徴とする、半導体装置。 （５） 第１項記載の装置において、更に、前記導電層
の下に形成された能動素子を含み、前記接点は該能動素
子と電気的に接続されていることを特徴とする、半導体
装置。
る。 （１） 半導体板と、該基板の上に形成された導電層で
あって、該導電層を貫通して接点孔が形成され、該接点
孔の所でアンダーカットされている導電層と、該導電層
と絶縁するために、該接点孔内に形成された絶縁層と、
該接点孔内に形成された接点と、を含むことを特徴とす
る、半導体装置。 （２） 第１項記載の装置において、前記導電層の下に
エッチストップ層を更に含むことを特徴とする、半導体
装置。 （３） 第１項記載の装置において、前記接点は前記基
板と電気的に接続されていることを特徴とする、半導体
装置。 （４） 第１項記載の装置において、前記接点は前記基
板の上に配置された接触領域と電気的に接続されている
ことを特徴とする、半導体装置。 （５） 第１項記載の装置において、更に、前記導電層
の下に形成された能動素子を含み、前記接点は該能動素
子と電気的に接続されていることを特徴とする、半導体
装置。
【００２７】（６） 第４項記載の装置において、前記
能動素子はＤＲＡＭセルであることを特徴とする、半導
体装置。 （７） 第４項記載の装置において、前記能動素子は前
記基板の表面に形成されることを特徴とする、半導体装
置。 （８） 第４項記載の装置において、前記能動素子は前
記基板の上方に配置されることを特徴とする、半導体装
置。 （９） ソース領域と、チャネルにより該ソース領域か
ら分離されているドレーン領域と、該チャネルに隣接
し、該チャネルとは絶縁されて配置されているゲート
と、該ゲートの上に配置され、該ゲートとは絶縁されて
いる導電層であって、該導電層を貫通して接点孔が形成
され、該接点孔の所でアンダーカットされている導電層
と、該ソース領域と該導電層とに接続されたコンデンサ
と、該導電層を絶縁するために、該接点孔内に形成され
た絶縁層と、該接点孔内に形成された接点と、を含むこ
とを特徴とする、ダイナミック・ランダム・アクセス・
メモリ装置（ＤＲＡＭ）。 （１０） 第１項記載の装置において、更に、前記導電
層の下に前記エッチストップ層を含むことを特徴とする
ＤＲＡＭ。
能動素子はＤＲＡＭセルであることを特徴とする、半導
体装置。 （７） 第４項記載の装置において、前記能動素子は前
記基板の表面に形成されることを特徴とする、半導体装
置。 （８） 第４項記載の装置において、前記能動素子は前
記基板の上方に配置されることを特徴とする、半導体装
置。 （９） ソース領域と、チャネルにより該ソース領域か
ら分離されているドレーン領域と、該チャネルに隣接
し、該チャネルとは絶縁されて配置されているゲート
と、該ゲートの上に配置され、該ゲートとは絶縁されて
いる導電層であって、該導電層を貫通して接点孔が形成
され、該接点孔の所でアンダーカットされている導電層
と、該ソース領域と該導電層とに接続されたコンデンサ
と、該導電層を絶縁するために、該接点孔内に形成され
た絶縁層と、該接点孔内に形成された接点と、を含むこ
とを特徴とする、ダイナミック・ランダム・アクセス・
メモリ装置（ＤＲＡＭ）。 （１０） 第１項記載の装置において、更に、前記導電
層の下に前記エッチストップ層を含むことを特徴とする
ＤＲＡＭ。
【００２８】（１１） 半導体基板の上に導電層を形成
するステップと、エッチングにより導電層を貫通する接
点孔を形成するステップと、導電層を接点孔の所でアン
ダーカットするステップと、導電層を絶縁するために、
接点孔内に絶縁層を形成するステップと、接点孔内に接
点を形成するステップと、を含むことを特徴とする、半
導体装置の製造方法。 （１２） 第１１項記載の方法において、前記アンダー
カットステップは等方性エッチングすることを含むこと
を特徴とする、半導体装置の製造方法。 （１３） 第１１項記載の方法において、接点孔をエッ
チングする前記ステップは、エッチストップ層までエッ
チングすることを含む、半導体装置の製造方法。 （１４） 第１３項記載の方法において、前記アンダー
カットステップは等方性エッチングを用いることを含む
ことを特徴とする、半導体装置の製造方法。 （１５） 第１３項記載の方法において、更に、エッチ
ストップ層を貫通してエッチングし、接触領域を露出す
るステップを含むことを特徴とする、半導体装置の製造
方法。
するステップと、エッチングにより導電層を貫通する接
点孔を形成するステップと、導電層を接点孔の所でアン
ダーカットするステップと、導電層を絶縁するために、
接点孔内に絶縁層を形成するステップと、接点孔内に接
点を形成するステップと、を含むことを特徴とする、半
導体装置の製造方法。 （１２） 第１１項記載の方法において、前記アンダー
カットステップは等方性エッチングすることを含むこと
を特徴とする、半導体装置の製造方法。 （１３） 第１１項記載の方法において、接点孔をエッ
チングする前記ステップは、エッチストップ層までエッ
チングすることを含む、半導体装置の製造方法。 （１４） 第１３項記載の方法において、前記アンダー
カットステップは等方性エッチングを用いることを含む
ことを特徴とする、半導体装置の製造方法。 （１５） 第１３項記載の方法において、更に、エッチ
ストップ層を貫通してエッチングし、接触領域を露出す
るステップを含むことを特徴とする、半導体装置の製造
方法。
【００２９】（１６） 第１３項記載の方法において、
接触領域はトランジスタのドレーンであることを特徴と
する、半導体装置の製造方法。 （１７） 第１３項記載の方法において、接触領域は基
板の上に配置されることを特徴とする、半導体装置の製
造方法。 （１８） 第１１項記載の方法において、絶縁層を形成
する前記ステップは化学蒸着法を用いて絶縁膜をデポジ
ットすることを含むことを特徴とする、半導体装置の製
造方法。 （１９） 接点周辺のスペースを狭くしても装置不良や
生産損失を軽減もしくは除去することができるような、
半導体装置とプロセスとを提供する。導電層２８を貫通
して接点孔３２が形成される。それから導電層２８がア
ンダーカットされる（３４と３６）。接点３２内に絶縁
層４０が形成される。それから接点孔３２内に接点４２
が形成される。
接触領域はトランジスタのドレーンであることを特徴と
する、半導体装置の製造方法。 （１７） 第１３項記載の方法において、接触領域は基
板の上に配置されることを特徴とする、半導体装置の製
造方法。 （１８） 第１１項記載の方法において、絶縁層を形成
する前記ステップは化学蒸着法を用いて絶縁膜をデポジ
ットすることを含むことを特徴とする、半導体装置の製
造方法。 （１９） 接点周辺のスペースを狭くしても装置不良や
生産損失を軽減もしくは除去することができるような、
半導体装置とプロセスとを提供する。導電層２８を貫通
して接点孔３２が形成される。それから導電層２８がア
ンダーカットされる（３４と３６）。接点３２内に絶縁
層４０が形成される。それから接点孔３２内に接点４２
が形成される。
【図１】本発明によるプロセス中、エッチストップ層を
有する半導体スタック。
有する半導体スタック。
【図２】本発明による自己整合性接触孔。
【図３】本発明によるアンダーカット導電層。
【図４】本発明による導電層アンダーカットに続くエッ
チング。
チング。
【図５】本発明による絶縁層の形成。
【図６】本発明による接点孔における接点の形成。
【図７】本発明のプロセスの流れ図。
【符号の説明】 １０ 基板 １２ 酸化膜層 １４，１６ ゲート １８ 酸化膜層 ２０ 側壁酸化膜層 ２２ 酸化膜層 ２４ エッチストップ ２６ ＢＰＳＧ層 ２８ 導電層 ３０ ＢＰＳＧ層 ３２ 接点孔 ３４，３６ くり抜き部 ３８ ドレーン領域 ４０ 絶縁層 ４２ 接点 ４４，４６ ドーピング領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年４月１７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図 ７】
Claims (3)
- 【請求項１】 半導体基板と、 該基板の上に形成された導電層であって、該導電層を貫
通して接点孔が形成され、該接点孔の所でアンダーカッ
トされている導電層と、 該導電層を絶縁するために、該接点孔内に形成された絶
縁層と、 該接点孔内に形成された接点と、を含むことを特徴とす
る、半導体装置。 - 【請求項２】 ソース領域と、 チャネルにより該ソース領域から分離されているドレー
ン領域と、 該チャネルに隣接し、該チャネルとは絶縁されて配置さ
れているゲートと、 該ゲートの上に配置され、該ゲートとは絶縁されている
導電層であって、該導電層を貫通して接点孔が形成さ
れ、該接点孔のところでアンダーカットされている導電
層と、 該ソース領域と該導電層とに接続されたコンデンサと、 該導電層を絶縁するために、該接点孔内に形成された絶
縁層と、 該接点孔内に形成された接点と、を含むことを特徴とす
る、ダイナミック・ランダム・アクセス・メモリ装置。 - 【請求項３】 半導体基板の上に導電層を形成するステ
ップと、 エッチングにより導電層を貫通する接点孔を形成するス
テップと、 導電層を接点孔の所でアンダーカットするステップと、 導電層を絶縁するために、接点孔内に絶縁層を形成する
ステップと、 接点孔内に接点を形成するステップと、を含むことを特
徴とする、半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US367644 | 1995-01-03 | ||
| US08/367,644 US6140705A (en) | 1995-01-03 | 1995-01-03 | Self-aligned contact through a conducting layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264731A true JPH08264731A (ja) | 1996-10-11 |
Family
ID=23448015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000107A Pending JPH08264731A (ja) | 1995-01-03 | 1996-01-04 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6140705A (ja) |
| JP (1) | JPH08264731A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2816110A1 (fr) * | 2000-10-27 | 2002-05-03 | St Microelectronics Sa | Lignes de bit en memoire dram |
| US6504234B2 (en) | 2000-02-04 | 2003-01-07 | Nec Corporation | Semiconductor device with interlayer film comprising a diffusion prevention layer to keep metal impurities from invading the underlying semiconductor substrate |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940732A (en) * | 1995-11-27 | 1999-08-17 | Semiconductor Energy Laboratory Co., | Method of fabricating semiconductor device |
| JP3638711B2 (ja) * | 1996-04-22 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR100223832B1 (ko) * | 1996-12-27 | 1999-10-15 | 구본준 | 반도체 소자 및 그 제조방법 |
| US5972789A (en) * | 1998-06-01 | 1999-10-26 | Vanguard International Semiconductor Corporation | Method for fabricating reduced contacts using retardation layers |
| JP3287322B2 (ja) * | 1998-12-28 | 2002-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000223569A (ja) * | 1999-02-03 | 2000-08-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6661048B2 (en) * | 1999-06-17 | 2003-12-09 | Hitachi, Ltd. | Semiconductor memory device having self-aligned wiring conductor |
| KR100403328B1 (ko) * | 1999-11-03 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 자기정렬적인 콘택 형성방법 |
| JP2001185613A (ja) * | 1999-12-24 | 2001-07-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE10217386A1 (de) * | 2002-04-18 | 2003-11-13 | Infineon Technologies Ag | Verfahren zum Herstellen eines elektrisch leitenden Kontaktes auf einem Substrat |
| US7807570B1 (en) | 2009-06-11 | 2010-10-05 | International Business Machines Corporation | Local metallization and use thereof in semiconductor devices |
| US8409956B1 (en) * | 2011-10-27 | 2013-04-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices using self-aligned contact formation techniques |
| US10510851B2 (en) * | 2016-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low resistance contact method and structure |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239647A (ja) * | 1988-07-28 | 1990-02-08 | Nec Software Ltd | 電子メール受発信閉域保護装置 |
| EP0370407A1 (en) * | 1988-11-18 | 1990-05-30 | Nec Corporation | Semiconductor memory device of one transistor - one capacitor memory cell type |
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0462870A (ja) * | 1990-06-25 | 1992-02-27 | Mitsubishi Electric Corp | 半導体装置 |
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
| US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
| KR960011653B1 (ko) * | 1993-04-16 | 1996-08-24 | 현대전자산업 주식회사 | 디램 셀 및 그 제조방법 |
-
1995
- 1995-01-03 US US08/367,644 patent/US6140705A/en not_active Expired - Lifetime
-
1996
- 1996-01-04 JP JP8000107A patent/JPH08264731A/ja active Pending
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| US6716715B2 (en) | 2000-10-27 | 2004-04-06 | Stmicroelectronics S.A. | Dram bit lines |
Also Published As
| Publication number | Publication date |
|---|---|
| US6140705A (en) | 2000-10-31 |
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