KR100195837B1 - 반도체 소자의 미세콘택 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 미세콘택 형성방법에 관한 것으로, 반도체 기판 상부에 소자분리절연막을 형성하고 워드라인을 형성하되, 상기 소자분리절연막이 형성된 비활성영역의 워드라인간의 간격은 α만큼 좁게 형성하고 활성영역은 β만큼 넓게 형성하는 동시에 상기 반도체 기판의 예정된 부분을 노출시키는 캐패시터 콘택홀과 비트라인 콘택홀을 형성한 다음, 전체표면상부에 스페이서용 절연막을 일정두께 형성하되, 상기 비활성영역의 워드라인간의 간격을 매립하고 이를 전면식각하여 상기 활성영역의 워드라인 측벽에 절연막 스페이서를 형성한 다음, 상기 콘택홀의 측벽 및 저부에 도전층을 일정두께 형성하고 비트라인 형성공정 및 캐패시터 형성공정으로 상기 콘택홀 상부의 도전층에 접속되는 캐패시터와 비트라인을 형성함으로써 주변의 구조물과 쇼트없이 콘택을 형성하여 리소그래피의 한계를 극복함으로써 반도체소자의 특성, 수율 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 미세콘택 형성방법

제1도는 본 발명에 다른 반도체소자 레이아웃도.

제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체소자의 미세콘택 형성공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 소자분리절연막

15 : 게이트산화막 17 : 게이트전극

19 : 제1층간절연막 21 : 소오스/드레인영역

23 : 제2층간절연막 25 : 다결정실리콘막

27 : 제1감광막패턴 29 : 제1평탄화층

31,400 : 비트라인 33 : 제2평탄화층

35 : 제2감광막패턴 50,500 : 캐패시터 콘택홀

60,300 : 비트라인 콘택홀 100 : 활성영역

200 : 워드라인

본 발명은 반도체소자의 미세콘택 형성방법에 관한 것으로, 특히 비트라인과 캐패시터를 형성하기 위한 콘택공정을 실시하되, 워드라인과 쇼트(short)되지 않도록 실시함으로써 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.

최근, 반도체 장치의 초고집적화 추세는 미세패턴 형성기술의 발전에 큰 영향을 받고 있으며, 특히 감광막패턴은 반도체 장치의 제조공정중에서 매우 중요한 공정이다.

그리고, 반도체소자의 집척도가 증가할수록 캐패시터 형성공정과 리소그래피기술은 고집적 메모리소자 실현의 관건이 되었다. 더구나, 반도체 소자가 기가(giga)급 이상으로 초고집적화된 메모리소자는 콘택공정시 하부전도물질과의 쇼트가 발생되어 비트라인과 비트라인 사이에 직접콘택(direct contract)을 형성하기가 거의 불가능하며 자기정렬적인 콘택을 형성하는데 많은 어려움이 있어 반도체소자의 생산성을 저하시킨다.

상기에서 설명한 바와같이 종래기술에 따른 고집적화된 반도체소자의 미세콘택 형성방법은 반도체소자의 수율 및 생산성을 저하시켜 반도체 소자의 고집적화를 어렵게 하는 문제점이 있다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 기존의 감광막을 이용하여 하부전도물질과의 쇼트가 발생되지 않도록 콘택공정을 실시함으로써 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 미세콘택 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명인 반도체소자의 미세콘택 형성방법은, 양측 끝부분이 캐패시터 콘택으로 예정되고 중앙부가 비트라인 콘택으로 예정된 Z형 활성영역을 정의하는 소자분리절연막 형성 공정과, 상기 비트라인 콘택과 캐패시터 콘택 사이의 활성영역을 통과하는 게이트절연막, 게이트전극용 도전층 및 제1층간절연막 적층구조의 워드라인을 형성하되, 콘택으로 예정된 활성영역 부분의 워드라인 간의 폭이 소자분리영역에 형성되는 워드라인 간의 폭에 비하여 상대적으로 넓게 형성하는 공정과, 상기 워드라인 측벽에 제2층간절연막으로 스페이서를 형성하고, 상기 캐패시터 콘택홀과 비트라인 콘택홀로 예정된 부분의 상부에 소정두께의 도전층을 형성한 다음, 상기 비트라인 콘택홀 내의 도전층에 접속되는 비트라인을 형성하는 공정과, 상기 캐패시터 콘택홀 내의 도전층에 접속되는 캐패시터를 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제1도, 제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체소자의 미세콘택 형성방법을 도시한 관계도이다.

제1도는 본 발명에 따른 반도체소자의 레이아웃도로서, 반도체기판의 예정된 부분에 워드라인(200)을 형성하고 활성영역(100)의 예정된 부분에 비트라인 콘택공정으로 비트라인 콘택홀(300)을 형성한 다음, 상기 비트라인콘택홀(300)을 통하여 상기 반도체기판에 접속되는 비트라인(400)을 형성하고 상기 활성영역(100)의 끝부분에 캐패시터 콘택공정으로 캐패시터 콘택홀(500)을 형성한 것을 도시한다.

여기서, 상기 워드라인(200)은 활성영역(100)에서 상대적으로 넓은 β의 폭을 갖고, 비활성영역에서 상대적으로 좁은 α의 폭으로 형성된 것이다. 이때, β α 0이다.

제2a도 내지 제2d도는 제1e도의 ⓐ-ⓑ 절단면을 따른 반도체소자의 미세콘택 형성공정을 도시한 단면도이다.

제2a도를 참조하면, 반도체기관(11) 상부에 소자분리절연막(13)을 형성한다. 그리고, 게이트산화막(15), 게이트전극용 도전층(17) 및 제1층간절연막(19)을 순차적으로 형성한다. 그리고, 워드라인마스크를 이용한 식각공정으로 상기 제1층 절연막(19), 게이트전극용 도전층(17) 그리고 게이트 산화막(15)를 순차적으로 식각함으로써 게이트전극을 형성하는 동시에 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀, 즉 캐패시터 콘택홀(50)과 비트라인 콘택홀(60)을 형성한다. 이때, 상기 게이트전극은 소자분리절연막(13)이 형성된 비활성영역부분에서 좁은간격으로 형성되고 콘택이 형성될 활성영역(100)에서는 넓은 간격으로 형성된다.

그 다음에, 상기 예정된 부분에 불순물을 주입하여 소오스/드레인 접합영역(21)을 형성하고 전체표면상부에 일정두께 제2층간절연막(23)을 형성한다.

이때, 상기 소자분리절연막(13) 상부는 게이트전극 간의 간격이 좁아 모두 매립된다.

그리고, 상기 제2층간절연막(23)의 두께는 (α/2 × 제2층간절연막 (23)의 단차피복비)라는 공식에 의하여 결정된다. 여기서, 상기 제2층간 절연막(23)의 단차피복비는 평판에서의 단차피복비를 1로 했을때와의 비교 값이다.

참고로, 상기 게이트전극을 다수 연결하면 후속공정으로 형성되는 비트라인과 직교된 워드라인이 형성된다.

제3b도를 참조하면, 상기 제2층간절연막(23)을 일정두께 전면식각하여 상기 게이트전극 측벽에 제2층간절연막(23) 스페이서를 형성한다.

그 다음에, 전체표면상부에 다결정실리콘막(25)일 일정두께 형성한다. 그리고 상기 다결정실리콘막(25) 상부에 상기 콘택홀(50,60)을 도포하는 제1감광막패턴(27)을 형성한다. 이때, 상기 제1감광막패턴(27)은 상기 약간의 중첩마진을 갖고 형성한다.

제2c도를 참조하면, 상기 제1감광막패턴(27)을 마스크로하여 상기 다결정실리콘막(25)을 식각한다. 그리고, 상기 제1감광막팬턴(27)을 제거하고 전체표면상부에 제1평탄화층(29)을 형성한다. 이때, 상기 제1평탄화층(29)은 비.피.에스.지.(BPSG: boro phospho silicate glass)와 같이 유동성이 우수한 절연물질로 형성된 것이다.

그 다음에, 비트라인 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 비트라인 콘택홀(60)에 형성된 다결정실리콘막(25)을 노출시킨다.

제2d도를 참조하면, 상기 노출된 다결정실리콘막(25)에 접속되는 비트라인(31)을 형성한다. 그리고, 전체표면상부에 제2평탄화층(33)을 형성한다. 이때 상기 제2평탄화층(33)은 상기 제1평탄화층(29)과 같이 유동성이 우수한 절연물질로 형성된 것이다.

그 다음에, 캐패시터 콘택마스크(도시안됨)를 이용하여 제2감광막패턴(35)을 형성하고 이를 마스크로하여 상기 캐패시터 콘택홀(50)에 접속된다. 결정실리콘막(25)을 노출시킨다. 그리고, 후공정에서 상기 노출된 다결정실리콘막(25)에 접속되는 캐패시터를 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 미세콘택 형성방법은, 반도체기판에서 콘택홀이 형성되는 부분의 워드라인은 다른 부분보다 넓은 β 만큼의 폭으로 형성하고 소자분리절연막이 형성되는 비활성영역은 α만큼 좁게 형성함으로써 워드라인의 측벽에 절연막 스페이서를 형성할 수 있는 마진을 확보하여 상기 콘택홀을 통하여 형성되는 캐패시터 및 비트라인과 워드라인이 접속되지 않도록 함으로써 반도체소자의 특성, 수율 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (2)

1. 양측 끝부분이 캐패시터 콘택으로 예정되고 중앙부가 비트라인 콘택으로 예정된 Z 형 활성영역을 정의하는 소자분리절연막 형성 공정과, 상기 비트라인 콘택과 캐패시터 콘택 사이의 활성영역을 통과하는 게이트절연막, 게이트전극용 도전층 및 제1층간절연막 적층구조의 워드라인을 형성하되, 콘택으로 예정된 활성영역 부분의 워드라인 간의 폭(β)을 소자분리영역에 형성되는 워드라인 간의 폭(α)에 비하여 상대적으로 넓게 형성하는 공정과, 상기 워드라인 측벽에 제2층간절연막으로 스페이서를 형성하는 공정과, 상기 캐패시터 콘택홀과 비트라인 콘택홀로 예정된 부분의 상부에 소정두께의 도전층을 형성하는 공정과, 상기 비트라인 콘택홀 내의 도전층에 접속되는 비트라인을 형성하는 공정과, 상기 캐패시터 콘택홀 내의 도전층에 접속되는 캐패시터를 형성하는 공정을 포함하는 반도체소자의 미세콘택 형성방법.
2. 제1항에 있어서, 상기 제2층간절연막의 두께는 α/2 × 제2층간절연막의 단차피복비만큼인 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.