KR100231289B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

p형 실리콘 기판(1)의 표면에 MOS 트랜지스터(10)의 n형 소스/드레인 영역(5)가 형성되어 있다. 이 소스/드레인 영역(5)에 전기적으로 접속되는 저장 노드(23)은 비트선(15)를 관통하여 n형 소스/드레인 영역(5)에 이르고 있다. 이 저장 노드와 비트선(15)는 측벽 절연층(21)에 의해 절연되어 있다. 이것에 의해, 저장 노드와 비트선 또는 게이트 전극층과의 단선을 방지할 수 있는 고집적화에 적합한 반도체 기억 장치가 얻어진다.

Description

반도체 기억 장치 및 그 제조 방법
본 발명은 반도체 기억 장치 그 제조 방법에 관한 것으로, 보다 특징적으로는 DRAM(Dynamic Random Access Memory)의 메모리 셀 구조 및 그 제조 방법에 관한 것이다.
DRAM에서, 비트선이 캐패시터의 저장 노드(하부 전극)보다 하층에 위치하는 비트선 매립형의 메모리 셀을 채용한 경우, 저장 노드의 평면 레이아웃에서 제약이 작게 된다. 이 때문에, 이 비트선 매립형 메모리 셀에는 저장 노드 용량이 크게 떨어진다는 이점이 있다.
그러나 이 경우, 저장 노드의 하층에 비트 선과 트랜스퍼 게이트 트랜지스터의 게이트 전극층이 존재하게 된다. 이 때문에, 저장 노드를 트랜스퍼 게이트 트랜지스터의 소스/드레인 영역에 전기적으로 접속하기 위한 콘택트홀은 비트선 등을 피해 배치할 필요가 있었다. 이와 같이 비트선 등을 피해 저장 노드 콘택트를 배치하도록 하면, 필드 활성 영역의 형이 복잡하게 됨과 동시에, 메모리 셀 사이즈도 크게 되어 버린다.
이 메모리 셀 사이즈의 증대를 방지할 수 있는 기술은, 예를 들면 특개평 1-243573호 공보에 도시되어 있다. 이하, 이 공보에 개시된 구성을 종래의 반도체 기억 장치로서 이하에 설명한다.
도46은 종래의 반도체 기억 장치의 구성을 개략적으로 도시하는 부분 평면도이다. 또, 도47과 도48은 도46의 C-C'선과 D-D'선에 따른 개략 단면도이다.
도46-도48을 참조하여, 이 DRAM의 메모리 셀은 1트랜지스터 1 캐패시터형의 구조는 갖고 있다.
p형 실리콘 기판(1)의 표면에는 활성 영역(2)를 규정하도록 소자 분리 절연막(3a)가 형성되어 있다. 이 소자 분리 절연막(3a) 하측에는, p+채널 스톱 영역(3b)가 형성되어 있다.
활성 영역(2)에는 트랜스퍼 게이트 트랜지스터로 이루어지는 MOS(Metal Oxide Semiconductor) 트랜지스터(10)이 형성되어 있다. 이 MOS 트랜지스터(10)은 1쌍의 n형 소스/드레인 영역(5,5), 게이트 절연층(7) 및 게이트 전극층(9)를 갖고 있다. 한쌍의 n형 소스/드레인 영역(5,5)는 서로 소정의 거리를 두고 p형 실리콘 기판(1)의 표면에 형성되어 있다. 게이트 전극층(9)는 한쌍의 소스/드레인 영역(5.5)에 끼워지는 영역 위에 게이트 절연층(7)를 개재하여 형성되어 있다.
이 MOS 트랜지스터(10)을 덮도록 층간 절연층(11)이 형성되어 있다. 층간 절연층(11)에는 1쌍의 소스/드레인 영역(5)의 한쪽에 이르는 콘택트홀(13)이 형성되어 있다. 이 콘택트홀(13)를 통해 n형 소스/드레인 영역(5)와 전기적으로 접속하도록, 또한 층간 절연층(11) 상에 연장하도록 비트선(15)가 형성되어 있다.
이 비트선(15)를 덮도록 층간 절연층(17)이 형성되어 있다. 층간 절연층(15,17)에는 1쌍의 소스/드레인 영역(5)의 다른 쪽에 이르는 콘택트홀(19)가 형성되어 있다. 이 콘택트홀(19)를 통해 소스/드레인 영역(5)의 다른 쪽에 전기적으로 접속하도록 층간 절연층(17) 상에 캐패시터(30)이 형성되어 있다.
캐패시터(30)은 저장 노드(23), 캐패시터 절연층(25), 및 셀 플레이트(상부 전극 : 27)을 갖고 있다. 저장 노드(23)은 콘택트홀(19)를 통해 소스/드레인 영역(5)와 전기적으로 접속되고, 또한 층간 절연층(17)상에 연장하고 있다. 셀 플레이트(27)은 층간 절연층(17) 상을 연장하는 저장 노드(23)의 부분과 캐패시터 절연층(25)를 개재하여 대향하고 있다.
특히, 이 메모리 셀 구조에서는 저장 노드(23)이 비트선(15)를 관통하여 MOS 트랜지스터(10)의 소스/드레인 영역(5)와 전기적으로 접속되어 있는 점이 특징이다. 다시 말하면, 비트선(15)에는 관통 구멍(15a)가 설치되어 있고, 저장 노드 콘택트를 위한 콘택트홀(19)는 관통 구멍(15a)를 관통하고 있다.
종래의 반도체 기억 장치는 상기의 구성을 갖기 위해, 이하의 방법에 의해 제조된 것으로 고려된다.
도49-도52는 종래의 반도체 기억 장치의 제조 방법을 공정순으로 도시하는 개략 단면도이다. 먼저, 도49를 참조하여, p형 실리콘 기판(1)의 표면에 활성 영역을 규정하도록 소자 분리 절연막(3a)와 그 하측에 p+채널 스톱 영역(3b)가 형성된다. p형 실리콘 기판(1) 상에 게이트 절연층(7)을 개재하여 소정의 형상을 갖는 게이트 전극층(9)가 형성된다. 이 게이트 전극층(9) 하측에 위치하는 p형 실리콘 기판(1) 상의 영역을 끼우도록 1쌍의 n형 소스/드레인 영역(5,5)가 형성된다. 이것에 의해, 한쌍의 n형 소스/드레인 영역(5,5), 게이트 절연층(7) 및 게이트 전극층(9)로 이루어지는 MOS트랜지스터(10)이 구성된다.
MOS 트랜지스터(10)을 덮도록 층간 절연층(11)이 형성된다. 이 층간 절연층(11)에는 통상의 사진 제판 기술 및 에칭 기술에 의해 콘택트홀(13)이 형성된다.
이 콘택트홀(13)를 통해 1쌍의 n형 소스/드레인 영역(5)의 한쪽에 전기적으로 접속하도록, 또한 층간 절연층(11) 상에 연장하도록 비트선(15)가 형성된다. 이 비트선(15)에는 통상의 사진 제판 기술 및 에칭 기술에 의해 관통 구멍(15a)가 형성된다.
도50을 참조하여, 관통 구멍(15a)를 매립하도록, 또한 비트선(15)를 덮도록 층간 절연층(11)상에 층간 절연층(17)이 형성된다.
도51을 참조하여, 층간 절연층(17)상에 통상의 사진 제판 기술에 의해 레지스트 패턴(41a)가 형성된다. 이 레지스트 패턴(141a)를 마스크로서 이방성 에칭이 실시된다. 이것에 의해, 비트선(15)의 관통 구멍(15a) 내를 관통하여 n형 소스/드레인 영역(5)의 다른 쪽에 이르는 콘택트홀(1)가 형성된다. 이후, 레지스트 패턴(141a)가 제거된다.
도52를 참조하여, 콘택트홀(19)를 통해 n형 소스/드레인 영역(5)와 전기적으로 접속하도록 또한 층간 절연층(17)상에 연장하도록 캐패시터의 저장 노드(23)이 형성된다.
이후, 캐패시터 절연층(25) 및 셀 플레이트(27)이 형성되어, 도46-도48에 도시하는 종래의 반도체 기억 장치가 완성된다.
종래의 반도체 기억 장치에서는 도46-도48에 도시하는 바와 같이 콘택트홀(19)가 비트선(15)를 관통하여 설치되어 있기 때문에, 비트선(15)를 피해 저장노드 콘택트를 설치할 필요는 없다. 그러므로, 비트선(15)를 피함으로써, 메모리 셀 사이즈의 증대를 억제할 수 있다. 이 점에서, 종래의 반도체 기억 장치의 구성은 고집적화에 유리한 구조라고 언급한다.
그러나 종래의 반도체 기억 장치에서는 비트선(15)의 관통 구멍(15a)가 형성된 후에, 콘택트홀(19)가 그 관통 구멍(15a) 내를 관통하도록 형성된다. 이 때문에 마스크의 배치 어긋남에 의해 저장 노드(23)과 비트선(15) 또는 게이트 전극(9)가 단락해 버린다는 문제점이 있었다. 이하,이것에 대해 상세히 설명한다.
도51에 도시하는 레지스트 패턴(141a)의 홀 패턴(143a)의 중심(일점쇄선 T-T)가 마스크의 배치 어긋남에 의해 좌우로 어긋나는 경우가 있다.
도53은 도51에서 레지스트 패턴(141a)의 마스크의 배치 어긋남에 의해 홀 패턴(143a)가 도면 중 우측으로 어긋난 양자를 도시하는 단면도이다. 도53을 참조하여, 홀 패턴(143a)가 어긋난 상태에서, 이 레지스트패턴(141a)를 마스크로서 하층에 에칭이 실시되면, 콘택트홀(19)의 측벽에서 비트선(15)가 노출할 우려가 있다. 비트선(15)가 콘택트홀(19)에서 노출한 상태에서 캐패시터의 저장 노드(23)이 형성되면, 도54에 도시하는 바와 같이 저장 노드(23)과 비트선(15)가 단락되어 버린다.
또, 마스크의 배치 어긋남에 의해 홀 패턴(143a)가 어긋나 형성된 경우에는 도55에 도시하는 바와 같이 콘택트홀(19)의 측벽에서 게이트 전극층(9)를 노출하는 경우가 있다. 이 경우에는 후 공정에서 형성되는 저장 노드(23)과 게이트 전극층(9)가 단락되어 버린다.
본 발명의 목적은 저장 노드와 비트선 또는 게이트 전극층과의 단락을 방지할 수 있는 고집적화에 적합한 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 기억 장치는 반도체 기판, 게이트 전극층, 1쌍의 소스/드레인 영역, 제1절연층, 비트선용 도전층, 제2절연층, 측벽 절연층 및 캐패시터의 저장 노드용 도전층을 구비하고 있다. 반도체 기판은 주 표면을 갖고 있다. 게이트 전극층은 반도체 기판의 주 표면 상에 게이트 절연층을 개재하여 형성되어 있다.
한쌍의 소스/드레인 영역은 게이트 전극층 아래의 반도체 기판의 영역을 끼우도록 반도체 기판의 주 표면에 형성되어 있다. 제1절연층은 게이트 전극층을 덮도록 반도체 기판의 주 표면 상에 형성되고, 또한 1쌍의 소스/드레인 영역의 한쪽에 이르는 제1홀을 갖고 있다. 비트선용 도전층은 제1졀연층 상에 연장하도록 형성되고, 또한 제1홀을 통해 1쌍의 소스/드레인 영역의 한쪽과 전기적으로 접속되어 있다. 제2절연층은 비트선용 도전층을 덮도록 형성되어 있다. 이 제1절연층, 비트선용 도전층, 및 제2절연층에는 제1절연층, 비트선용 도전층 및 제2절연층을 관통하여 1쌍의 소스/드레인 영역의 다른 쪽에 이르는 제2홀이 형성되어 있다. 측벽 절연층은 적어도 비트선용 도전층의 제2홀로부터 노출한 표면을 덮도록 제2홀을 측벽에 형성되어 있다. 캐패시터의 저장 노드용 도전층은 제2홀을 통해 1쌍의 소스/드레인 영역의 다른 쪽과 전기적으로 접속되어 있다.
본 발명의 반도체 기억 장치에서는 저장 노드 콘택트를 위한 제2홀이 비트선용 도전층을 관통하여 설치되어 있다. 이 때문에, 저장 노드 콘택트가 비트선을 피해 배치될 필요는 없다. 따라서 저장 노드가 비트선을 피해 배치됨으로써 메모리 셀 사이즈의 증대는 억제된다.
또, 비트선용 도전층을 관통하는 제2홀의 측벽에는 측벽 절연층이 형성되어 있다. 이 때문에 제2홀 내에 저장 노드가 형성되어도, 저장 노드와 비트선이 단락하는 것은 측벽 절연층에 의해 방지된다.
본 발명의 국면에 따른 반도체 기억 장치의 제조 방법은 이하의 공정을 구비하고 있다.
먼저, 반도체 기판의 주 표면 상에 게이트 절연층을 개재하여 게이트 전극층이 형성된다. 그리고 게이트 전극층 아래의 반도체 기판의 영역을 끼우도록 반도체 기판의 주 표면에 한쌍의 소스/드레인 영역이 형성된다. 그리고 게이트 전극층을 덮도록 반도체 기판의 주 표면 상에 제1절연층이 형성된다. 그리고 제1절연층에 한쌍의 소스/드레인 영역의 한쪽에 이르는 제1홀이 형성된다. 그리고 제1홀을 통해 한쌍의 소스/드레인 영역의 한쪽과 전기적으로 접속하도록, 또한 제1절연층 상에 연장하도록 비트선용 도전층이 형성된다. 그리고 비트선용 도전층을 덮도록 제1절연층 상에 제2절연층이 형성된다. 그리고 제2절연층 상에 소정의 형상을 갖는 레지스트 패턴을 형성하고, 레지스트 패턴을 마스크로서 제2절연층, 비트선용 도전층 및 제1절연층이 에칭됨으로써 비트선용 도전층을 관통하여 한쌍의 소스/드레인 영역의 다른 쪽에 이르는 제2홀이 형성된다. 그리고 제2홀의 측벽을 덮도록 측벽 절연층이 형성된다. 그리고 제2홀을 통해 한쌍의 소스/드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층이 형성된다.
본 발명의 국면에 따른 반도체 기억 장치의 제조 방법에서는 저장 노드 콘택트로 이루어지는 제2홀의 형성과 동시에 저장 노드가 관통하기 위한 관통 구멍이 비트선용 도전층에 형성된다. 이것에 의해, 제2홀의 측벽으로부터 비트선용 도전층이 노출하지만 이 노출부는 측벽 절연층에 의해 덮혀진다. 따라서 비트선용 도전층과 저장 노드가 단락하는 것이 방지된다.
또, 저장 노드 콘택트로 이루어지는 제2홀의 형성과 동시에, 저장 노드가 관통하기 위한 관통 구멍이 비트선용 도정층에 형성된다. 이 때문에 제2홀의 형성시에 레지스트 패턴에 마스크의 배치 어긋남이 발생한 경우에서도, 비트선용 도전층을 덮는 측벽 절연층의 막 두께가 국부적으로 극단에 얇게 되지 않는다. 따라서 측벽 절연층이 극단에 얇게 됨으로써 저장 노드와 비트선 사이의 내압이 떨어지는 것 및 저장 노드와 비트선이 단락하는 것은 방지된다.
또, 저장 노드 콘택트로 이루어지는 제2홀의 형성과 동시에 저장 노드가 관통하기 위한 관통 구멍이 비트선용 도정층에 형성된다. 이 때문에 제2홀의 형성시의 레지스트 패턴에 마스크의 배치 어긋남이 발생한 경우에서도, 저장 노드와 소스/드레인 영역과의 콘택트부의 면적이 작게 되는 것 및 이 콘택트부가 에칭으로 제거됨으로써 접촉 저항이 높게 되는 것이 방지된다.
상기 국면에서 바람직하게, 측벽 절연층을 형성하는 공정은 제2홀의 내벽 및 제2절연층을 덮는 제3절연층을 형성하는 공정과, 제2홀의 저벽에서 반도체 기판의 주 표면이 노출할 때까지 제3절연층에 이방성 에칭을 실시하는 공정을 구비하고 있다.
이와 같이 측벽 절연층은 셀프 얼라인에 의해 형성된다. 이 때문에 메모리 셀 사이즈의 증대는 보다 한층 억제될 수 있다.
본 발명의 다른 국면에 따른 반도체 기억 장치의 제조 방법은 이하의 공정을 구비하고 있다.
먼저, 반도체 기판의 주 표면 상에 게이트 절연층을 개재하여 게이트 전극층이 형성된다. 그리고 게이트 전극층 아래의 반도체 기판의 영역을 끼우도록 반도체 기판의 주 표면에 1쌍의 소스/드레인 영역이 형성된다. 그리고 게이트 전극형을 덮도록 반도체 기판의 주 표면 상에 제1절연층이 형성된다. 그리고 제1절연층에 1쌍의 소스/드레인 영역의 한쪽에 이르는 제1홀이 형성된다. 그리고 제1홀을 통해 1쌍의 소스/드레인 영역의 한쪽과 전기적으로 접속하도록 또한 제1절연층상에 연장하도록 비트선용 도전층이 형성된다. 그리고 비트선용 도전층을 덮도록 제1절연층 상에 제2절연층이 형성된다. 그리고 1쌍의 소스/드레인 영역의 다른 쪽의 바로 위 영역에서 제2절연층과 비트선용 도전층을 관통하여 제1절연층의 표면을 노출하는 제2홀이 형성된다. 그리고 제2홀 내벽 면과 제2절연층과의 표면을 덮도록 제3절연층이 형성된다. 그리고 제2홀의 저면에서 제1절연층이 노출할 때까지 제3절연층을 에칭하고, 또 제2홀의 저면에서 노출한 제1절연층을 에칭하여, 비트선용 도전층의 노출 표면을 덮는 측벽 절연층을 제3절연층으로부터 형성함과 동시에 1쌍의 소스/드레인 영역의 다른 쪽에 이르는 콘택트홀이 형성된다. 그리고 콘택트홀을 통해 1쌍의 소스/드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층이 형성된다.
본 발명의 또 다른 국면에 따른 반도체 기억 장치의 제조 방법은 이하의 공정을 구비하고 있다.
먼저, 반도체 기판의 주 표면 상에 게이트 절연층을 개재하여 게이트 전극층이 형성된다. 그리고 게이트 전극층 아래의 반도체 기판의 영역을 끼우도록 반도체 기판의 주 표면에 한쌍의 소스/드레인 영역이 형성된다. 그리고 게이트 전극층을 끼우도록 반도체 기판의 주 표면 상에 제1절연층이 형성된다. 그리고 제1절연층에 한쌍의 소스/드레인 영역의 한쪽에 이르는 제1홀이 형성된다. 그리고 제1홀을 통해 한쌍의 소스/드레인 영역의 한쪽과 전기적으로 접속하도록 또한 제1절연층 상에 연장하도록 비트선용 도전층이 형성된다. 그리고 비트선용 도전층을 덮도록 제1절연층 상에 제2절연층이 형성된다. 그리고 한쌍의 소스/드레인 영역의 다른 쪽의 바로 위 영역에서, 제2절연층을 관통하여 비트선용 도전층의 표면에 이르는 제2홀이 형성된다. 그리고 제2홀의 내벽 면과 제2절연층과의 표면을 덮도록 제3절연층이 형성된다. 그리고 제2홀의 저면에서 비트선용 도전층의 표면이 노출할 때까지 제3절연층을 에칭하여 제2홀의 측벽에 제3절연층으로 이루어지는 제1측벽 절연층이 형성된다. 그리고 제2홀의 저면에서 노출한 비트선용 도전층을 제1절연층의 표면이 노출할 때까지 에칭된다. 그리고 제2홀의 저면에서 노출하는 제1절연층을 에칭하여 한쌍의 소스/드레인 영역의 다른 쪽의 표면에 이르는 구멍이 형성된다. 그리고 한쌍의 소스/드레인 영역의 다른 쪽 표면에 이르는 구멍의 내벽 면 및 제2절연층의 표면을 덮도록 제4절연층이 형성된다. 그리고 한쌍의 소스/드레인 영역의 다른 쪽의 표면이 노출할 때까지 제4절연층이 에칭됨으로써 비트선용 도전층이 노출한 표면을 덮는 제2측벽 절연층이 제4절연층으로부터 형성됨과 동시에 한쌍의 소스/드레인 영역의 다른 쪽의 표면에 이르는 콘택트홀이 형성된다. 그리고 콘텍트홀을 통해 한쌍의 소스/드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층이 형성된다.
본 발명의 또 다른 국면에 따른 반도체 기억 장치의 제조 방법은 이하의 공정을 구비하고 있다.
먼저, 반도체 기판의 주 표면 상에 게이트 절연층을 개재하여 게이트 전극층이 형성된다. 그리고 게이트 전극층 아래의 반도체 기판의 영역을 끼우도록 반도체 기판의 주 표면에 한쌍의 소스/드레인 영역이 형성된다. 그리고 게이트 전극층을 덮도록 반도체 기판의 주 표면 상에 제1절연층이 형성된다. 그리고 제1절연층에 한쌍의 소스/드레인 영역의 한쪽에 이르는 제1홀이 형성된다. 그리고 제1홀을 통해 한쌍의 소스/드레인 영역으로의 한쪽과 전기적으로 접속하도록 또한 제2절연층 상에 연장하도록 비트선용 도전층이 형성된다. 그리고 비트선용 도전층을 덮도록 제1절연층 상에 제2절연층이 형성된다. 그리고 한쌍의 소스/드레인 영역의 다른 쪽의 바로 위 영역에서, 제2절연층을 관통하여 비트선용 도전층의 표면에 이르는 제2홀이 형성된다. 그리고 제2홀의 내벽 면과 제2절연층과의 표면을 덮도록 제3절연층이 형성된다. 그리고 제2홀의 저면에서 비트선용 도전층의 표면이 노출할 때까지 제3절연층이 에칭되어 제2홀의 측벽에 제3절연층으로 이루어지는 제1측벽 절연층이 형성된다. 그리고 제2홀의 저면에서 노출한 비트선용 도전층을 제1절연층의 표면이 노출할 때까지 에칭된다. 그리고 노출한 제1절연층의 표면과 노출한 비트선용 도전층의 측면과, 제2절연층의 표면을 덮도록 제4절연층이 형성된다. 그리고 제1절연층이 노출할 때까지 제4절연층에 이방성 에칭을 실시하고, 또 노출한 제1절연층에 한쌍의 소스/드레인 영역의 다른 쪽에 이를때까지 이방성 에칭이 실시되어 한쌍의 소스/드레인 영역의 다른 쪽에 이르는 콘택트홀이 형성됨과 동시에 비트선용 도전층의 측면을 덮도록 이루어지는 제2측벽 절연층이 형성된다. 그리고 콘택트홀을 통해 한쌍의 소스/드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층이 형성된다.
본 발명의 상기 3개 국면에 따른 반도체 기억 장치의 제조 방법에서는 각 층을 연속적으로 에칭함으로써 비트선용 도전층을 관통하여 소스/드레인 영역에 이르는 구멍을 형성하지 않고 그 구멍을 도중까지 형성한 시점에서 일단, 절연층이 형성된다. 이 때문에 소스/드레인 영역에 이르는 구멍의 형성시에 비트선용 도전층 상의 절연층이 손실되는 것은 방지된다. 따라서 비트선용 도전층 상에 형성되는 저장 노드의 비트선용 도전층이 쇼트하는 것이 방지된다.
또, 콘택트홀이 사진 제판 기술에서 마스크의 배치 어긋남에 의해 소정의 위치로부터 어긋나 형성되어도, 저장 노드와 반도체 기판이 쇼트하는 것은 방지된다.
또, 콘택트홀 바로 아래의 소스/드레인 영역에 결정 결함이 발생하는 것도 억제된다. 이 때문에 이 결정 결함으로부터 발생한 리크 전류의 증대도 방지된다.
제1도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 구성을 개략적으로 도시하는 부분 평면도.
제2도는 제1도의 A-A'선에 따른 개략 단면도.
제3도는 본 발명의 실시 형태 1에서의 반도체 기억 장치에서 게이트 전극과 비트선과 저장 노드와의 위치 관계를 도시하는 개략 사시도.
제4도~제10도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 제조 방법을 공정순으로 도시하는 개략 단면도.
제11도는 종래의 제조 방법에 측벽 절연층을 적용한 경우의 폐해를 설명하기 위한 단면도.
제12도~제15도는 종래의 제조 방법에 측벽 절연층을 적용한 경우의 폐해를 설명하기 위한 공정도.
제16도는 1/4 피치의 평면 레이아웃을 도시하는 개략 평면도.
제17도는 1/3 피치의 평면 레이아웃을 도시하는 개략 평면도.
제18도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 제조 방법의 제1과제를 설명하기 위한 제1공정도,
제19도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 제조 방법의 제1과제를 설명하기 위한 제2공정도.
제20도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 제조 방법의 제2과제를 설명하기 위한 제1공정도.
제21도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 제조 방법의 제2과제를 설명하기 위한 제2공정도.
제22도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 제조 방법의 제3과제를 설명하기 위한 제1공정도.
제23도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 제조 방법의 제3과제를 설명하기 위한 제2공정도.
제24도는 본 발명의 실시 형태 1에서 반도체 기억 장치의 제조 방법의 제3과제를 설명하기 위한 제3공정도.
제25도는 본 발명의 실시 형태 2에서 반도체 기억 장치의 제조 방법의 제1공정을 도시하는 개략 단면도.
제26도는 본 발명의 실시 형태 2에서 반도체 기억 장치의 제조 방법의 제2공정을 도시하는 개략 단면도.
제27도는 본 발명의 실시 형태 2에서 반도체 기억 장치의 제조 방법의 제3공정을 도시하는 개략 단면도.
제28도는 본 발명의 실시 형태 3에서 반도체 기억 장치의 제조 방법의 공정을 도시하는 개략 단면도.
제29도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제1공정을 도시하는 제1도의 A-A' 선에 따른 개략 단면도.
제30도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제2공정을 도시하는 제1도의 A-A' 선에 따른 개략 단면도.
제31도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제3공정을 도시하는 제1도의 A-A' 선에 따른 개략 단면도.
제32도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제4공정을 도시하는 제1도의 A-A' 선에 따른 개략 단면도.
제33도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제5공정을 도시하는 제1도의 A-A' 선에 따른 개략 단면도.
제34도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제6공정을 도시하는 제1도의 A-A' 선에 따른 개략 단면도.
제35도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제1공정을 도시하는 제1도의 B-B' 선에 따른 개략 단면도.
제36도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법 제2공정을 도시하는 제1도의 B-B' 선에 따른 개략 단면도.
제37도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제3공정을 도시하는 제1도의 B-B' 선에 따른 개략 단면도.
제38도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제4공정을 도시하는 제1도의 B-B'선에 따른 개략 단면도.
제39도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제5공정을 도시하는 제1도의 B-B'선에 따른 개략 단면도.
제40도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제6공정을 도시하는 제1도의 B-B' 선에 따른 개략 단면도.
제41도는 본 발명의 실시 형태 4에서 반도체 기억 장치의 제조 방법의 제7공정을 도시하는 제1도의 B-B' 선에 따른 개략 단면도.
제42도는 본 발명의 실시 형태 5에서 반도체 기억 장치의 제조 방법의 제1공정을 도시하는 제1도의 A-A' 선에 따른 개략 단면도.
제43도는 본 발명의 실시 형태 5에서 반도체 기억 장치의 제조 방법의 제2공정을 도시하는 제1도의 A-A' 선에 따른 개략 단면도.
제44도는 본 발명의 실시 형태 5에서 반도체 기억 장치의 제조 방법의 제1공정을 도시하는 제1도의 B-B' 선에 따른 개략 단면도.
제45도는 본 발명의 실시 형태 5에서 반도체 기억 장치의 제조 방법의 제2공정을 도시하는 제1도의 B-B' 선에 따른 개략 단면도.
제46도는 종래의 반도체 기억 장치의 구성을 개략적으로 도시하는 평면도.
제47도는 제46도의 C-C'선에 따른 개략 단면도.
제48도는 제46도의 D-D'선에 따른 개략 단면도.
제49도는 종래의 반도체 기억 장치의 제조 방법의 제1공정을 도시하는 개략 단면도.
제50도는 종래의 반도체 기억 장치의 제조 방법의 제2공정을 도시하는 개략 단면도.
제51도는 종래의 반도체 기억 장치의 제조 방법의 제3공정을 도시하는 개략 단면도.
제52도는 종래의 반도체 기억 장치의 제조 방법의 제4공정을 도시하는 개략 단면도.
제53도는 종래의 반도체 기억 장치의 폐해를 설명하기 위한 제1공정도.
제54도는 종래의 반도체 기억 장치의 문제점을 설명하기 위한 제2공정도.
제55도는 종래의 반도체 기억 장치의 문제점을 설명하기 위한 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 실리콘 기판 2 : 활성 영역
3a : 소자 분리 절연막 3b : p+채널 스톱 영역
5 : 소스/드레인 영역 7 : 게이트 절연층
9 : 게이트 전극층 10 : MOS 트랜지스터
11, 17 : 층간 절연층 13, 19 : 콘택트홀
15 : 비트선
이하, 본 발명의 실시 형태에 대해 도면에 기초하여 설명한다.
[실시 형태1]
주로, 도2를 참조하여, p형 실리콘 기판(1)의 표면에는 활성 영역(2)를 규정하도록 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(3a)가 형성되어 있다. 이 소자 분리 절연막(3a)의 하측에는 p+채널 스톱 영역(3b)가 형성되어 있다. 활성 영역(2)에는 DRAM의 트랜스퍼 게이트 트랜지스터로 이루어지는 MOS 트랜지스터(10)이 형성되어 있다.
MOS 트랜지스터(10)은 1쌍의 소스/드레인 영역(5,5), 게이트 절연층(7) 및 게이트 전극층(9)를 갖고 있다. 1쌍의 n형 소스/드레인 영역(5,5)는 p형 실리콘 기판(1) 상의 표면에 소정의 거리를 두고 형성되어 있다. 게이트 전극층(9)는 1쌍의 n형 소스/드레인 영역(5,5)사이에 끼워지는 영역 상에 게이트 절연층(7)를 개재하여 형성되어 있다. 이 게이트 전극층(9)는 예를 들면 인 등의 불순물이 도입된 다결정 실리콘(이하, 도프된 폴리실리콘이라 칭함)으로 이루어져 있다.
이 MOS 트랜지스터(10)을 덮도록 예를 들면 실리콘 산화막으로 이루어지는 층간 절연층(11)이 형성되어 있다. 층간 절연층(11)에는 1쌍의 n형 소스/드레인 영역(5,5)의 한쪽에 이르는 콘택트홀(13)이 형성되어 있다. 이 콘택트홀(13)를 통해 n형 소스/드레인 영역(5)과 전기적으로 접속하도록 또한 층간 절연층(11) 상을 연장하도록 비트선(15)가 형성되어 있다.
이 비트선(15)를 덮도록 층간 절연층(11) 상에, 예를 들면 실리콘 산화막으로 이루어지는 층간 절연층(17)이 형성되어 있다. 이 층간 절연층(17,11)과 비트선(15)에는 이들 층(11,15,17)을 관통하여 1쌍의 n형 소스/드레인 영역(5,5)의 다른 쪽에 이르는 콘택트홀(19)가 형성되어 있다. 이 콘택트홀(19)의 측벽에는 비트선(15)가 마주보고 있다. 다시 말하면, 비트선(15)의 측벽은 콘택트홀(19)의 측벽의 일부를 이루고 있다.
이 비트선(15)의 표면을 적어도 덮도록 콘택트홀(19)의 측벽에 측벽 절연층(21)이 형성되어 있다. 이 측벽 절연층(21)은, 예를 들면 실리콘 산화막이나 실리콘 질화막 등으로 이루어져 있다. 콘택트홀(19)를 통해 n형 소스/드레인 영역(5)와 전기적으로 접속하도록 층간 절연층(17) 상에 캐패시터(30)이 형성되어 있다.
캐패시터(30)은 저장 노드(23), 캐패시터 절연층(25) 및 셀 플레이트(27)을 갖고 있다. 저장 노드(23)은 콘택트홀(19)를 통해 n 형 소스/드레인 영역(5)와 전기적으로 접속되고, 또한 층간 절연층(17) 상을 연장하는 부분을 갖고 있다. 이 저장노드(23)는, 예를 들면 인 등의 불순물이 도입된 도프된 폴리실리콘으로 이루어져 있다. 게이트 절연층(25)는 저장 노드(23)을 덮도록 형성되어 있다. 이 캐패시터 절연층(25)는, 예를 들면 실리콘 산화막과 실리콘 질화막의 다층 막으로 이루어져 있다. 이 캐피시터 절연층(25)는 개재하여 저장 노드(23)과 대향하도록 셀 플레이트(27)이 형성되어 있다. 이 셀 플레이트(27)은, 예를 들면 인 등이 도입된 도프된 폴리실리콘으로 이루어져 있다.
주로, 도1을 참조하여, 각 MOS 트랜지스터(10)의 게이트 전극층(9)가 일체화되어 워드선(9)로 되어 있다. 이 워드선(9)와 비트선(15)는 직교하도록 배치되어 있고, 또한 매트릭스 형상으로 배치되어 있다. 이 워드선(9)와 비트선(15)와의 교차부 근방에 MOS 트랜지스터(10)이 설치되게 된다.
주로, 도3을 참조하여, 본 실시 형태의 구성에서는 콘택트홀(19)가 비트선(15)를 관통하고 있고, 또한 콘택트홀(19) 측벽에 비트선(15)가 마주보고 있으며 또한 콘택트홀(19)의 측벽을 측벽 절연층(21)이 덮고 있는 점이 특징이다.
다음에 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 먼저, 도 4를 참조하여 p형 실리콘 기판(1)의 표면에, 통상의 LOCOS(Local Oxidation of Silicon)법에 의해 활성 영역을 규정하도록 소자 분리 절연막(3a)와 그 하측에 위치하는 채널 스톱 영역(3b)가 동시에 형성된다.
p형 실리콘 기판(1) 상에 게이트 절연층(7)을 개재하여, 예를 들면 인 등이 주입된 도프된 폴리실리콘으로 이루어지는 게이트 전극층(9)가 형성된다. 이 게이트 전극층(9)와 소자 분리 절연막(3a)를 마스크로서 n형 불순물을 이온 주입하는 등으로, 게이트 전극층(9)의 하측에 위치하는 p형 실리콘 기판(1) 영역을 끼우도록 1쌍의 n형 소스/드레인 영역(5,5)가 형성된다. 이 1쌍의 n형 소스/드레인 영역(5,5), 게이트 절연층(7) 및 게이트 전극층(9)에 의해 MOS 트랜지스터(10)이 구성된다.
MOS 트랜지스터(10)을 덮도록 실리콘 산화막 등으로 이루어지는 층간 절연층(11)이 형성된다. 이 층간 절연층(11)에 통상의 사진 제판 기술 및 에칭 기술에 의해 1쌍의 n형 소스/드레인 영역(5)의 한쪽에 이르는 콘택트홀(13)이 형성된다.
이 콘택트홀(13)를 통해 n형 소스/드레인 영역(5)와 전기적으로 접속하도록 예를 들면 인 불순물이 도입된 도프된 폴리실리콘막이 층간 절연층(11) 상에 형성된다. 이 도프된 폴리실리콘막(15)가 통상의 사진 제판 기술 및 에칭 기술에 의해 패터닝되어, 비트선(15)로 이뤄진다. 이 비트선(15)를 덮도록 예를 들면 실리콘 산화막으로 이루어지는 층간 절연층(17)이 층간 절연층(11)상에 형성된다.
도5를 참조하여, 통상의 사진 제판 기술에 의해, 층간 절연층(17)상에 레지스트 패턴(41a)이 형성된다. 이 레지스트 패턴(41a)를 마스크로서 층간 절연층(17)에 비트선(15)의 표면이 노출할 때까지 이방성 에칭이 실시된다. 이것에 의해, 층간 절연층(17)에 개구(19a)가 형성된다.
도6을 참조하여, 레지스트 패턴(41a)를 마스크로 한 채로, 층간 절연층(11)의 표면이 노출할 때까지 비트선(15)에 이방성 에칭이 실시된다. 이것에 의해, 비트선(15)에 관통 구멍(19b)가 형성된다.
도7을 참조하여, 레지스트 패턴(41a)를 마스크로 한 채로, p형 실리콘 기판(1)의 표면이 노출할 때까지 층간 절연층(11)에 이방성 에칭이 실시된다. 이것에 의해, n형 소스/드레인 영역(5)에 이르는 콘택트홀(19)이 형성된다. 이후, 레지스트 패턴(41a)가 제거된다.
또, 도5~도7에 도시하는 층간 절연층(17)과 비트선(15)와 층간 절연층(11)과의 에칭은 연속한 에칭으로 행하는 것이 가능하다. 다시 말하면, 층간 절연층(17), 비트선(15), 층간 절연층(11)이 동일 에칭 장치 내에서 에칭 가스 등의 조건만을 변경시킴으로써 에칭되어도 좋다.
단 가공 형상의 안정화를 위해서는 이 층간 절연층(17), 비트선(15), 층간 절연층(11)은 각각 다른 전용 에칭 장치에서 별개의 공정으로 에칭되는 것이 이상적이다.
도8을 참조하여, 콘택트홀(19)의 내벽 및 층간 절연층(17)의 표면 전면에, 예를 들면 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 절연층(21a)가 형성된다. 콘택트홀(19)의 저벽에서 p형 실리콘 기판(1)의 표면이 노출할 때까지 이 절연층(21a)의 전면에 에치 백이 행해진다.
도9를 참조하여, 이 에치 백에 의해 적어도 비트선(15)의 콘택트홀(19)에 마주친 부분을 덮도록 콘택트홀(19)의 측벽을 덮는 측벽 절연층(21)이 형성된다.
도10을 참조하여, 콘택트홀(19)를 매립하도록 층간 절연층(17) 전면에 인 등의 불순물이 도입된 도프된 폴리실리콘막(23)이 형성된다. 이 도프된 폴리실리콘막(23) 상에 통상의 사진 제판 기술에 의해 레지스트 패턴(41b)가 형성된다. 이 레지스트 패턴(41b)를 마스크로서 도프된 폴리실리콘막(23)에 이방성 에칭이 실시된다.
이것에 의해, 콘택트홀(19)를 통해 n형 소스/드레인 영역(5)와 전기적으로 접속되고, 또한 층간 절연층(17) 상에 연장하는 부분을 갖는 저장 노드(23)이 형성된다. 이후, 레지스트 패턴(41b)가 제거된다.
저장 노드(23)을 덮도록, 예를 들면 실리콘 산화막과 실리콘 질화막의 적층 구조로 이루어지는 캐패시터 절연층(25)가 형성된다. 또, 이 캐패시터 절연층(25)를 개재하여 저장 노드(23)과 대향하도록 예를 들면 인 등의 불순물이 도입된 도프된 폴리실리콘막으로 이루어지는 셀 플레이트(27)이 형성되어 도2에 도시하는 본 실시 형태의 반도체 기억 장치를 완성한다.
본 실시 형태의 반도체 기억 장치에서는 도2에 도시하는 바와 같이 저장 노드 콘택트를 위한 콘택트홀(19)가 비트선(15)를 관통하여 설치되어 있다. 이 때문에 콘택트홀(19)가 비트선(15)를 피해 배치될 필요는 없다. 따라서 저장 노드(23)이 비트선(15)를 피해 배치됨으로써 메모리 셀 사이즈의 증대는 억제된다. 또, 측벽 절연층(21)이 셀프얼라인으로 형성할 수 있다. 이점에서도 메모리 셀 사이즈의 증대는 억제된다.
구체적으로는 저장 노드(23)의 콘택트가 비트선(15)를 피해 배치되는 경우와 비교하여 동일한 설계 룰이면, 20-30%의 메모리 셀 면적의 축소가 가능하게 된다.
또, 도5-도7에 도시하는 공정에서 콘택트홀(19)의 형성과 동시에 저장 노드가 관통하기 위한 관통 구멍(19b)가 비트선(15)에 형성된다. 이것에 의해, 콘택트홀(19)의 측벽으로부터 비트선(15)가 노출하지만 이 비트선(15)의 노출부는 도8 및 도9의 프로세스에서 형성되는 측벽 절연층(21)에 의해 덮혀진다. 따라서 비트선(15)와 도10에 도시하는 프로세스에서 형성되는 저장 노드(23)이 단락하는 것은 방지된다.
또, 본 실시 형태의 반도체 기억 장치의 제조 방법에서는 도6에 도시하는 바와 같이 콘택트홀(19)의 형성과 동시에, 비트선(15)에 관통 구멍(19b)가 형성된다. 이 때문에 도49-도52에 도시하는 종래의 제조 방법에 예를 들면 특개평 5-75060호 공보에 개시된 측벽 절연층의 형성 방법을 적용한 경우와 비교하여 이하에 도시하는 이점을 갖는다.
도47-도52에 도시하는 종래의 제조 방법에서는 일단 비트선(15)에 관통구멍(15a)가 형성된 후에, 그 관통 구멍(15a) 내를 관통하도록 콘택트홀(19)가 형성된다. 다시 말하면, 비트선(15)의 관통구멍(15a)는 콘택트홀(19)의 형성시와 동시에 형성되지 않는다. 이 때문에 도51에 도시하는 레지스트 패턴(141a)가 마스크의 배치 어긋남에 의해 어긋난 경우에는 도53에서 상술한 바와 같이 콘택트홀(19)에서 비트선(15)가 노출해 버린다. 이 경우, 도54에 도시하는 바와 같이 저장 노드(23)이 형성되면, 저장 노드(23)과 비트선(15)가 단락해 버린다.
그래서 특개평 5-75060호 공보에 도시되는 측벽 절연층의 형성 방법을 종래의 제조 방법에 조합하여, 저장 노드와 비트선과의 단락을 방지하는 것이 고려된다.
구체적으로는 도53에 도시하는 상태에서, 콘택트홀(19)의 측벽에 측벽 절연층을 형성함으로써 도11에 도시하는 바와 같이 노출한 비트선(15)의 표면을 측벽 절연층(21)에 의해 덮을 수 있다. 이것에 의해, 비트선(15)를 저장 노드(23)와의 단락은 방지된다.
그런데 도11의 영역 S와 같이 비트선(15)가 돌출한 부분에서는 측벽 절연층(21)의 막 두께가 국부적으로 극단에 얇게 된다. 이 때문에 콘택트홀(19)를 매립하도록 저장 노드가 형성된 경우에는 저장 노드와 비트선(15) 사이의 내압이 작게 되어 버린다. 또, 최악의 경우에는 측벽 절연층(21)로부터 비트선(15)가 노출되어 버리고, 결국 비트선(15)와 저장 노드(23)이 단락되어 버린다.
그래서 도12-도14에 도시하는 프로세스에서 비트선(15)의 돌출부(영역 S : 도11)을 레지스트 패턴(141a)의 형상에 합해 에칭하는 것이 고려된다.
도12를 참조하여, 레지스트 패턴(141a)가 마스크의 배치 어긋남에 의해 어긋난 경우에는 층간 절연층(17)에 이방성 에칭을 실시하면, 비트선(15)가 노출해 버리고 비트선(15)의 노출부 S가 발생해 버린다. 여기에서, 이 돌출부 S에 에칭이 실시된다.
도13을 참조하여, 이 에칭에 의해 비트선(15)의 돌출부가 제거된다. 그러나 이 비트선(15)의 에칭시에, 층간 절연층(11)의 노출부(도12의 영역 R)도 동시에 에칭되어 버린다. 이때문에 비트선(15)의 에칭 후의 개구 저부에는 단차 U가 발생한다.
이 상태로부터 또 p형 실리콘 기판(1)의 표면이 노출할 때까지 이방성 에칭이 실시된다.
도14를 참조하여, 이 에칭에 의해 p형 실리콘 기판(1)의 표면이 노출한다. 그러나 단차부의 형상은 그대로 반영되기 때문에 본래 노출해야 할 p형 실리콘 기판(1)의 표면 상에 층간 절연층(11)의 일부(Q부)가 잔존한다. 이 때문에 저장 노드와 p형 실리콘 기판(1)과의 콘택트 면적이 작게 되어 버린다. 또, 도15에 도시하는 바와 같이 측벽 절연층(121)이 형성되면, 또 p형 실리콘 기판(1)의 노출부가 작게된다. 따라서 저장 노드와 p형 실리콘 기판(1)과의 콘택트 면적은 작게 되고, 접촉 저항은 크게 되어 버린다.
반대로 도14에 도시하는 프로세스에서, 단차부(Q부)를 제거하기 위해 또 에칭 처리를 실시하면, 미리 노출하고 있던 p형 실리콘 기판(1)의 표면이 또 에칭 제거됨으로써 그 표면이 제거되어 버린다. 이와 같이 표면이 제거된 부분에서 저장 노드와 p형 실리콘 기판(1)이 접촉하는 경우에는 접촉 저항이 크게 되어 버린다.
이와 같이 반대로 종래의 제조 방법에 측벽 절연층의 형성 공정을 적용해도, 저장 노드와 비트선 사이의 내압이 저하하거나 또는 저장 노드와 p형 실리콘 기판(1)과의 접촉 저항이 크게 되어 버린다.
한편, 본 실시 형태의 방법에서 비트선(15)의 관통 구멍은 도5-도7에 도시하는 프로세스에 도시하는 바와 같이 콘택트홀의 형성과 동시에 형성된다. 이 때문에 상술한 문제는 발생하지 않고 그러므로 저장 노드와 비트선 사이의 내압을 충분히 확보할 수 있고 또한 저장 노드와 p형 실리콘 기판과의 콘택트 저항이 작은 반도체 기억 장치를 얻을 수 있다.
또, 상기 실시 형태에서는 도1에 도시하는 바와 같이 1/2 피치(하프 피치)의 평면 레이아웃의 경우에 대해 도시했다. 그러나 본 발명은 이것에 한정되지 않고, 도16이나 도17에 도시하는 바와 같이 1/4 피치(쿼터 피치)나 1/3 피치의 최밀 충전 셀의 평면 레이아웃 구조에 적용되어도 좋다.
또, 도16, 17에 도시하는 부호는 도1에 도시되는 부호와 동일 부재를 도시하고 있다.
그런데 실시 형태 1의 제조 방법에서는 이하의 (a)~(c)의 과제가 고려된다.
(a) 실시 형태 1에서의 제조 방법에서는 도5-도7의 프로세서에서, 콘택트홀(19)를 개구할 때에, 동일한 레지스트 패턴(41a)를 이용하여 층간 절연층(11,17) 및 비트선(15)가 연속적으로 에칭된다. 이 에칭시에는 레지스트 패턴(41a)도 실제 에칭되어 있다. 이 때문에 도6과 도7와의 프로세스에서 층간 절연층(11)을 에칭하고 있을 때에 레지스트 패턴(41a)가 도18에 도시하는 바와 같이 소실하는 경우가 있다.
이 경우에, 또 p형 실리콘 기판(1)에 도달할 때까지 에칭을 계속하면, 도19에 도시하는 바와 같이 층간 절연층(17)이 소망한 막 두께보다 얇게 되어 버린다.
이것에 의해, 이 층간 절연층(17) 상에 형성되는 저장 노드(23)과 비트선(15) 사이에서의 절연을 확보할 수 없게 되어 버린다.
또, 최악의 경우에는 도19에서의 층간 절연층(17)이 콘택트홀(19) 개구시의 에칭에 의해 완전히 소실되어 버린다. 이 경우에는 저장 노드(23)과 비트선(15)가 완전히 쇼트되어 버리게 된다.
(b)또, 도6과 도7의 프로세스에서의 층간 절연층(11)을 에칭할 때는 통상 오버에칭이 실시된다. 이 오버에칭에 의해 도20에 도시하는 바와 같이 p형 실리콘 기판(1)의 표면이 제거되고, 그 부분에 결정 결합이 도입된다. 또, 도8과 도9의 프로세스에서 층간 절연층(21) 형성시의 에칭에 의해서도 도21에 도시하는 바와 같이 p형 실리콘 기판(1)이 패이고, p형 실리콘 기판(1)에 결정 결함에 도입된다.
이와 같이 실시 형태 1의 제조 방법에서는 2번에 걸치는 에칭에 의해 p형 실리콘 기판(1)에 결합이 도입되기 때문에 p형 실리콘 기판(1)은 다수의 결정 결함을 갖게 된다. 이 결정 결함이 소스/드레인 영역(5)와 p형 실리콘 기판(1)로 구성되는 pn 접합부의 공지층 내에 취입되면, 이 결정 결함으로부터 리크 전류가 발생해 버린다. 특히 실시 형태 1에서는 다수의 결정 결함이 도입되기 때문에 그 리크 전류가 크게 되어 버린다.
(c)도 22는 도5의 프로세스에 대응하는 도1의 B-B'선에 따른 개략 단면도이다. 도22를 참조하여, 이 프로세서에서, 사진 제판 기술에서 마스크의 배치 어긋남이 발생하면, 레지스트 패턴(41a)의 홀 패턴의 중심(T-T)가 도면중 좌우 어긋나 형성되게 된다.
예를 들면, 도23에 도시하는 바와 같이 레지스트 패턴(41a)의 홀 패턴이 도면 중 우측으로 어긋나 형성된 경우에는 층간 절연층(17)의 에칭시에 개구(19a)가 오버에칭에 의해 p형 실리콘 기판(1)의 표면에 도달해 버리는 경우가 있다. 이 상태에서 비트선(15)에 에칭을 실시하면, 도24에 도시하는 바와 같이 p형 실리콘 기판(1)을 깊게 패여 버린다.
이후, 저장 노드(23)이 형성되면, 저장 노드(23)은 소스/드레인 영역(5) 뿐만 아니라 p형 실리콘 기판(1)에도 직접 접하게 된다. 이 때문에 저장 노드(23)에 전하를 축적하고자 해도 그 전하가 p형 실리콘 기판(1)로 빠져 버리기 때문에 DRAM의 정확한 동작이 행해지지 않게 되어 버린다.
상기의 (a)-(c) 중 어느 과제가 문제가 되는 경우에는 이하의 실시 형태 2~5에 도시하는 제조 방법을 이용하는 것이 유효하다. 이하, 실시 형태 2~5에 대해 설명한다.
[실시 형태 2]
도25-도27은 본 발명의 실시 형태 2에서의 반도체 기억 장치의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
먼저, 본 실시 형태의 제조 방법은 도4-도6에 도시하는 실시 형태 1과 마찬가지 공정을 거친다. 여기에서, 층간 절연층(11)은, 예를 들면 2000-4000Å의 막 두께로 실리콘 산화막으로 형성된다. 또, 비트선(15)는, 예를 들면 500-1000Å의 막 두께로 불순물이 도입된 다결정 실리콘에 의해 형성된다. 층간 절연층(17)은, 예를 들면 3000-6000Å의 막 두께로 실리콘 산화막으로 형성된다.
이후, 레지스트 패턴(41a)가 제거되어 도25에 도시하는 상태가 된다.
다음에 도26을 참조하여, 예를 들면 CVD법에 의해 0.1㎛의 막 두께로 실리콘 산화막으로 이루어지는 절연층(201)이 표면 전면에 형성된다. 이 절연층(210)은 예를 들면, CVD법에 의해 형성된 0.1㎛막 두께의 실리콘 질화막으로 이루어져도 좋다. 또 이 절연층(201)은 층간 절연층(11,17)과 에칭 속도가 거의 동일 재료인 것이 바람직하다. 여기에서, 개구(19b)는 예를 들면 사진 제판 기술에서 한계 가공 치수이고, 현상에서는 0.4㎛ 정도이다. 그리고 절연층(201)의 전면에 이방성 에칭이 실시된다.
도27을 참조하여, 이 이방성 에칭에 의해 층간 절연층(17)의 표면이 노출하고, 개구(19b)의 저부에서 층간 절연층(11)의 표면이 노출한다. 또, 개구(19b)의 측벽에서 비트선(15)의 측벽을 덮도록 절연층(201)로부터 측벽 절연층(201a)가 형성된다. 이후 또 이방성 에칭을 계속함으로써, 노출한 층간 절연층(11)의 표면이 에칭되어, 소스/드레인 영역(5)에 이르는 콘택트홀(203a)가 형성된다.
볼 실시 형태에서의 제조 방법에서는 레지스트 패턴(41a)를 마스크로 한 상태에서 층간 절연층(11,17) 및 비트선(15)를 연속적으로 에칭하지 않고 층간 절연층(17)과 비트선(15)만이 에칭된다. 그리고 이후 도26에 도시되는 바와 같이 전면에 절연층(201)이 형성된 후에 층간 절연층(11)에 에칭이 실시된다. 이 때문에 층간 절연층(11)의 에칭시에 비트선(15) 상의 절연층(17)이 손실되는 것[과제(a)]은 방지할 수 있다.
또, p형 실리콘 기판(1)의 표면에 추가되는 에칭은 도27에 도시하는 에칭의 1회뿐이다. 이 때문에 실시 형태 1의 2회에 비해 기판(1)이 에칭되는 회수가 작을수 있고, 리크 전류의 발생[과제(b)]도 억제할 수 있다.
[실시 형태 3]
도28은 본 발명의 실시 형태 3에서 반도체 기억 장치의 제조 방법의 공정을 도시하는 개략 단면도이다.
본 실시 형태의 제조 방법은 먼저 도4와 도5에 도시하는 실시 형태 1과 마찬가지 공정을 거친다. 이 상태에서 각 층(11,15,17)의 막 두께나 재질은 실시 형태 2와 거의 동일하다. 이후, 레지스트 패턴(41a)가 제거되어 도28에 도시하는 상태가 된다.
도28을 참조하여, 이 상태에서 층간 절연층(17)을 마스크로서 비트선(15)에 이방성 에칭이 실시되어 도25에 도시하는 상태가 된다. 이후, 도26 과도27에 도시하는 바와 같이 실시 형태 2와 마찬가지 공정을 거침으로써 콘택트홀(203a)가 형성된다.
본 실시 형태의 제조 방법에서도 상술한 실시 형태 2와 마찬가지로 레지스트 패턴(41a)를 마스크로 한 상태에서 층간 절연층(11,17) 및 비트선(15)에 연속적으로 에칭하지 않고 층간 절연층(17)만이 에칭된다. 이 때문에 비트선(15) 상의 절연층이 손실되는 것은 방지할 수 있다.
또, p형 실리콘 기판(1)에 실시되는 에칭은 도27에 도시하는 에칭의 1회뿐이기 때문에 실시 형태 2와 마찬가지로 결정 결함의 도입에 의한 리크 전류의 발생을 억제할 수 있다.
[실시 형태 4]
도29-도34와 도35-도41은 실시 형태 4에서 반도체 기억 장치의 제조 방법을 공정 순으로 도시하는 도1의 A-A'선과 B-B'선에 따른 각 개략 단면도이다.
본 실시 형태의 제조 방법은 먼저 도28에 도시하는 공정까지는 실시 형태 2와 마찬가지 공정을 거친다. 여기에서, 도35는 도28의 프로세스에 대응한 도면이고, 개구(19a)가 마스크의 배치 어긋남에 의해 형성된 경우를 도시하고 있다.
이후, 도29와 도36을 참조하여, 개구(19a)의 폭t를 갖는 부분을 완전히 매립하고, 또한 그외 개구(19a)의 내벽을 덮도록 절연층(205)가 형성된다. 이 절연층(205)는, 예를 들면 CVD법에 의해 0.1㎛의 막 두께로 형성된 실리콘 산화막 또는 실리콘 질화막이다. 또 이 절연층(205)는 층간 절연층(11,17)과 에칭 속도가 거의 동일한 재료인 것이 바람직하다. 또, 이 절연층(205)의 막 두께는 개구(19a)의 폭 t의 1/2 이상의 막 두께인 것이 바람직하다. 이 절연층(205)의 전면에 이방성 에칭이 실시된다.
도30과 도37을 참조하여, 이 이방성 에칭에 의해 개구(19a)의 폭 t을 갖는 영역을 완전히 매립하고, 또한 다른 개구(19a)의 측벽을 덮는 측벽 절연층(205a)가 형성된다. 이 후, 측벽 절연층(205a)와 층간 절연층(17)을 마스크로서 비트선(15)에 이방성 에칭이 실시된다.
도31과 도38을 참조하여, 이 이방성 에칭에 의해 층간 절연층(11)의 일부 표면을 노출한다. 이후, 노출한 층간 절연층(11)의 표면에 이방성 에칭이 실시된다.
도32와 도39를 참조하여, 이 이방성 에칭에 의해 층간 절연층(11)을 관통하여 p형 실리콘 기판(1)에 이르는 개구부(203b)가 형성된다.
도33과 도40을 참조하여, 이 개구(203b)의 내벽면 및 층간 절연층(11)의 표면을 덮도록 절연층(207)이 형성된다. 이 절연층(207)은, 예를 들면 CVD 법에 의해 형성된 실리콘 산화막 또는 실리콘 질화막이다. 이 절연층(207)의 표면 전면에 이방성 에칭이 실시된다.
도34와 도41을 참조하여, 이 이방성 에칭에 의해 층간 절연층(17)의 상부 표면이 노출함과 동시에 p형 실리콘 기판(1)의 표면이 노출한다. 또, 절연층(207)은 개구(203b)의 측벽에 잔존되고, 비트선(15)의 노출 표면을 덮는 측벽 절연층(207a)이 된다.
이와 같이 해서, 콘택트홀(203c)가 형성된다.
본 실시 형태의 제조 방법에 의하면, 레지스트 패턴(41a)를 마스크로 한 상태에서 층간 절연층(11,17) 및 비트선(15)를 연속적으로 에칭하지 않고 층간 절연층(17)만이 에칭된다. 이 때문에 실시 형태 2 및 3에서 설명한 것과 마찬가지로 비트선(15) 상의 절연층(17)이 손실되는 것을 방지할 수 있다.
또, 본 실시 형태의 제조 방법에 의하면, 도35에 도시하는 바와 같이 사진 제판 공정에서 마스크의 배치 어긋남에 의해 개구(19a)로부터 일단 p형 실리콘 기판(1)의 표면이 노출한 것으로서도, 그 후에 도36과 도37의 프로세스에서, 측벽 절연층(205a)에 의해 그 노출한 p형 실리콘 기판(1)의 표면은 덮혀진다. 이 때문에, 비트선(15)의 에칭시에 p형 실리콘 기판(1)이 에칭되지 않는다. 이것에 의해, 배치 어긋남이 발생한 것으로서도 저장이 p형 실리콘 기판(1)과 소스/드레인 영역(5)를 쇼트하는 것[과제(c)]는 방지된다.
[실시 형태 5]
도42, 도43과 도44, 도45는 본 발명의 실시 형태 5에서 반도체 기억 장치의 제조 방법을 공정순으로 도시하는 도 1의 A-A'선과 B-B'선에 따른 각 개략 단면도이다.
본 실시 형태의 제조 방법은 도31에 도시하는 공정까지는 실시 형태 4와 마찬가지 공정을 거친다. 이후 도42와 도44를 참조하여, 표면 전면에 절연층(209)가 형성된다. 이 절연층(209)는 예를 들면 CVD법에 의해 1㎛의 막 두께로 형성된 실리콘 산화막 또는 실리콘 질화막이다. 또, 이 절연층(209)는 층간 절연층(11,17)과 에칭 속도가 거의 동일한 재료인 것이 바람직하다. 이 절연층(209)의 이방성 에칭이 실시된다.
도43과 도45를 참조하여, 이 이방성 에칭에 의해 비트선(15)의 노출 표면을 덮도록 측벽 절연층(209a)가 잔존된다. 그리고 측벽 절연층(209a)로부터 층간 절연층(11)의 표면이 노출한다. 이후, 또 이 노출한 층간 절연층(11)의 표면에 이방성 에칭이 실시됨으로써 소스/드레인 영역(5)의 일부 표면이 노출하고, 콘택트홀(203d)가 형성된다.
본 실시 형태의 제조 방법에 의하면, 실시 형태 2~4와 마찬가지로 레지스트 패턴(41a)를 마스크로 한 상태에서, 층간 절연층(11,17) 및 비트선(15)를 연속적으로 에칭하지 않고, 층간 절연층(17)만이 에칭된다. 이 때문에 비트선(15) 상의 절연층이 이 에칭에 의해 손실되지 않는다.
또, 본 실시 형태의 제조 방법에서는 도35에 도시하는 바와 같이 마스크의 배치 어긋남에 의해 개구(19a)의 개구시에 p형 실리콘 기판(1)의 일부 표면이 노출해도, 도36과 도37에 도시하는 프로세스에서 이 노출한 p형 실리콘 기판(1)의 표면을 덮을수 있다. 이때문에 실시 형태 4와 마찬가지로 저장 노드가 p형 실리콘 기판(1)과 소스/드레인 영역을 쇼트하는 것은 방지된다.
금회 개시된 실시 형태는 모든 점에서 예시로, 제한적인 것은 아니라고 고려되어야 한다. 본 발명의 범위는 상기한 설명은 아니고 특허 청구의 범위에 의해 도시된 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의미된다.
본 발명의 반도체 기억 장치에서는 저장 노드 콘택트를 위한 제2홀이 비트선용 도전층을 관통하여 설치되어 있다. 이 때문에 저장 콘택트가 비트선을 피해 배치될 필요는 없다. 따라서 저장 노드가 비트선을 피해 배치됨으로써 메모리 셀 사이즈의 증대가 억제된다.
또, 비트선용 도전층을 관통하는 제2홀의 측벽에는 측벽 절연층이 형성되어 있다. 이 때문에 제2홀 내에 저장 노드가 형성되어도 저장 노드와 비트선이 단락하는 것은 측벽 절연층에 의해 방지된다.
본 발명의 1국면에 따른 반도체 기억 장치의 제조 방법에서는 저장 노드 콘텍트로 이루어지는 제2홀의 형성과 동시에 저장 노드가 관통하기 위한 관통 구멍이 비트선용 도전층에 형성된다. 이것에 의해 제2홀의 측벽으로부터 비트선용 도전층이 노출하지만 이 노출부는 측벽 접속층에 의해 덮혀진다. 따라서 비트선용 도전층과 저장 노드가 단락하는 것이 방지된다.
또, 저장 노드 콘택트로 이루어지는 제2홀의 형성과 동시에 저장 노드가 관통하기 위한 관통 구멍이 비트선용 도전층에 형성된다. 이 때문에 제2홀의 형성시에 레지스트 패턴에 마스크의 배치 어긋남이 발생한 경우에서도 비트선용 도전층을 덮는 측벽 절연층의 막 두께가 국부적으로 극단에 얇게 되지 않는다. 따라서, 측벽 절연층이 극단에 얇게 됨으로써 저장 노드와 비트선 사이의 내압이 떨어지는 것 및 저장 노드와 비트선이 단락하는 것은 방지된다.
또, 저장 노드 콘택트로 이루어지는 제2홀의 형성과 동시에 저장 노드가 관통하기 위한 관통 구멍이 비트선용 도전층에 형성된다. 이 때문에 제2홀의 형성시의 레지스트 패턴에 마스크의 배치 어긋남이 분석한 경우에서도 저장 노드와 소스/드레인 영역과의 콘택트부의 면적이 작게 되는 것 및 이 콘택트부가 에칭으로 제거됨으로써 접촉 저항이 높게 되는 것이 방지된다.
또, 상기 바람직한 국면에서는 측벽 절연층이 셀프얼라안에 의해 형성되기 때문에 메모리 셀 사이즈의 증대를 보다 한층 억제한다.
본 발명의 다른 3가지 국면에 따른 반도체 기억 장치의 제조 방법에서는 각층을 연속적으로 에칭함으로써 비트선용 도전층을 관통하여 소스/드레인 영역에 이르는 구멍을 형성하지 않고 그 구멍을 도중까지 형성한 시점에서 일단 절연층이 형성된다. 이 때문에 이 소스/드레인 영역에 이르는 구멍의 형성시에 비트선용 도전층 상의 절연층이 손실되는 것은 방지된다. 따라서 비트선용 도전층 상에 형성되는 저장 노드와 비트선용 도전층이 쇼트하는 것이 방지된다.
또, 콘택트홀이 사진 제판 기술에서 마스크의 배치 어긋남에 의해 소정의 위치로부터 어긋나 형성되어도, 저장 노드와 반도체 기판이 쇼트하는 것은 방지된다.
또, 콘택트홀 바로 아래의 소스/드레인 영역에 결정 결함이 발생하는 것도 억제된다. 이 때문에 이 결정 결함으로부터 발생하는 리크 전류의 증대도 방지할 수 있다.

Claims (12)

  1. 주 표면을 갖는 반도체 기판; 상기 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 형성된 게이트 전극층; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 형성된 한쌍의 소스/드레인 영역; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면 위에 형성되고, 또한 한쌍의 상기 소스/드레인 영역의 한쪽에 이르는 제1홀을 갖는 제1절연층; 상기 제1절연층 상에 연장하도록 형성되고, 또한 상기 제1홀을 통해 한쌍의 상기 소스/드레인 영역의 한쪽과 전기적으로 접속되는 비트선용 도전층; 및 상기 비트선용 도전층을 덮도록 형성된 제2절연층을 구비하고, 상기 제1절연층, 상기 비트선용 도전층 및 상기 제2절연층은 상기 제1절연층, 상기 비트선용 도전층 및 상기 제2절연층을 관통하여 한쌍의 상기 소스/드레인 영역의 다른쪽에 이르는 제2홀을 갖고 있으며, 적어도 상기 비트선용 도전층의 상기 제2홀으로부터 노출한 표면을 덮도록 상기 제2홀의 측벽에 형성된 측벽 절연층; 및 상기 제2홀을 통해 한쌍의 상기 소스/드레인 영역의 다른 쪽과 전기적으로 접속된 캐패시터의 저장 노드용 도전층을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1및 제2절연층은 실리콘 산화막을 갖고 상기 측벽 절연층은 실리콘 질화막을 갖는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 저장 노드용 도전층을 덮는 캐패시터 절연층; 및
    상기 캐패시터 절연층을 개재하여 상기 저장 노드용 도전층과 대향하는 상기 캐패시터의 셀 플레이트용 도전층을 더 구비하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 저장 노드용 도전층과 상기 셀 플레이트용 도전층은 불순물이 도입된 다결정 실리콘층을 갖고 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 측벽 절연층은 상기 제1절연층의 상기 제2홀로부터 노출된 표면을 덮고 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 제2절연층은 상기 제2홀 내벽의 외주측에 횡 방향으로 거리를 두고 둘러싸는 벽면을 갖고, 상기 벽면을 덮는 제2측벽 절연층을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 게이트 전극층을 형성하는 공정; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 한쌍의 소스/드레인 영역을 형성하는 공정; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면 위에 제1절연층을 형성하는 공정; 상기 제1절연층에 한쌍의 상기 소스/드레인 영역의 한쪽에 이르는 제1홀을 형성하는 공정; 상기 제1홀을 통해 한쌍의 상기 소스/드레인 영역의 한쪽과 전기적으로 접속하도록 또한 상기 제1절연층 위에 연장하도록 비트선용 도전층을 형성하는 공정; 상기 비트선용 도전층을 덮도록 상기 제1절연층 위에 제2절연층을 형성하는 공정; 상기 제2절연층 위에 소정의 형상을 갖는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로서 상기 제2절연층, 상기 비트선용 도전층 및 상기 제1절연층을 에칭함으로써 상기 비트선용 도전층을 관통하여 한쌍의 상기 소스/드레인 영역의 다른 쪽에 이르는 제2홀을 형성하는 공정; 상기 제2홀의 측벽을 덮도록 측벽 절연층을 형성하는 공정; 및 상기 제2홀을 통해 한쌍의 소스/드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저 장 노드용 도전층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조방법
  8. 제7항에 있어서, 상기 측벽 절연층을 형성하는 공정은 상기 제2홀의 내벽 및 상기 제2절연층을 덮는 제3절연층을 형성하는 공정; 및 상기 제2홀의 저벽(底壁)에서 상기 반도체 기판의 주 표면이 노출할 때까지 상기 제3절연층에 이방성 에칭을 실시하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조방법.
  9. 제7항에 있어서, 상기 저장 노드용 도전층을 덮도록 캐패시터 절연층을 형성하는 공정; 및 상기 캐패시터 절연층을 개재하여 상기 저장 노드용 도전층과 대향하도록 상기 캐패시터의 셀 플레이트용 도전층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
  10. 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 게이트 전극을 형성하는 공정; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 한쌍의 소스/드레인 영역을 형성하는 공정; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면 상에 제1절연층을 형성하는 공정; 상기 제1절연층에 한쌍의 상기 소스/드레인 영역의 한쪽에 이르는 제1홀을 형성하는 공정; 상기 제1홀을 통해 한쌍의 상기 소스/드레인 영역의 한쪽과 전기적으로 접속하도록 또한 상기 제1절연층 상에 연장하도록 비트선용 도전층을 형성하는 공정; 상기 비트선용 도전층을 덮도록 상기 제1절연층 상에 제2절연층을 형성하는 공정; 한쌍의 상기 소스/드레인 영역의 다른 쪽의 바로 위 영역에서, 상기 제2절연층과 상기 비트선용 도전층을 관통하여 상기 제1절연층의 표면을 노출하는 제2홀을 형성하는 공정; 상기 제2홀의 저면에서 상기 제1절연층이 노출할 때까지 상기 제3절연층을 에칭하고, 또 상기 제2홀의 저면에서 노출한 상기 제1절연층을 에칭하여 상기 비트선용 도전층의 노출 표면을 덮는 측벽 절연층을 상기 제3절연층으로부터 형성함과 동시에 한쌍의 상기 소스/드레인 영역의 다른 쪽에 이르는 콘택트홀을 형성하는 공정; 및 상기 콘택트홀을 통해 한쌍의 상기 소스/드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조방법
  11. 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 게이트 전극층을 형성하는 공정; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 한쌍의 소스/드레인 영역을 형성하는 공정; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면 상에 제1절연층을 형성하는 공정; 상기 제1절연층에 한쌍의 소스/드레인 영역의 한 쪽에 이르는 제1홀을 형성하는 공정; 상기 제1홀를 통해 한쌍의 소스/드레인 영역의 한쪽과 전기적으로 접속하도록 또한 상기 제1절연층 위에 연장하도록 비트선용 도전층을 형성하는 공정; 상기 비트선용 도전층을 덮도록 상기 제1절연층 위에 제2절연층을 형성하는 공정; 한쌍의 상기 소스/드레인 영역의 다른쪽의 바로 위 영역에서, 상기 제2절연층을 관통하여 상기 비트선용 도전층의 표면에 이르는 제2홀을 형성하는 공정; 상기 제2홀의 내벽 면과 상기 제2절연층과의 표면을 덮도록 제3절연층을 형성하는 공정; 상기 제2홀의 저면에서 상기 비트선용 도전층의 표면이 노출할 때까지 상기 제3절연층을 에칭하여 상기 제2홀의 측벽에 상기 제3절연층으로 이루어지는 제1측벽 절연층을 잔존시키는 공정; 상기 제2홀의 저면에서 노출한 상기 비트선용 도전층을 상기 제1절연층의 표면이 노출할 때까지 에칭하는 공정; 상기 제2홀의 저면에서 노출하는 상기 제1절연층을 에칭하여 한쌍의 상기 소스/드레인 영역의 다른 쪽의 표면에 이르는 구멍을 형성하는 공정; 한쌍의 상기 소스/드레인 영역의 다른 쪽 표면에 이르는 상기 구멍의 내벽 면 및 상기 제2절연층의 표면을 덮도록 제4절연층을 형성하는 공정; 한쌍의 상기 소스/드레인 영역의 다른 쪽의 표면이 노출할 때까지 상기 제4절연층을 에칭함으로써 상기 비트선용 도전층의 노출 표면을 덮는 제2측벽 절연층을 상기 제4절연층으로부터 형성함과 동시에 한쌍의 상기 소스/드레인 영역의 다른 쪽의 표면에 이르는 콘택트홀을 형성하는 공정; 및 상기 콘택트홀를 통해 한쌍의 상기/드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  12. 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 게이트 전극층을 형성하는 공정; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 한쌍의 소스/드레인 영역을 형성하는 공정; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면 위에 제1절연층을 형성하는 공정; 상기 제1절연층에 한쌍의 상기 소스/드레인 영역의 한 쪽에 이르는 제1홀을 형성하는 공정; 상기 제1홀을 통해 한쌍의 상기 소스/드레인 영역으로의 한쪽과 전기적으로 접속하도록 또한 상기 제1절연층 위에 연장하도록 비트선용 도전층을 형성하는 공정; 상기 비트선용 도전층을 덮도록 상기 제1절연층 위에 제2절연층을 형성하는 공정; 한쌍의 상기 소스/드레인 영역의 다른 쪽의 바로 위 영역에서, 상기 제2절연층을 관통하여 상기 비트선용 도전층의 표면에 이르는 제2홀을 형성하는 공정; 상기 제2홀의 내벽 면과 상기 제2절연층과의 표면을 덮도록 제3절연층을 형성하는 공정; 상기 제2홀의 저면에서 상기 비트선용 도전층의 표면이 노출할 때까지 상기 제3절연층을 에칭하여 상기 제2홀의 측벽에 상기 제3절연층으로 이루어지는 제1측벽 절연층을 잔존시키는 공정; 상기 제2홀의 저면에서 노출한 상기 비트선용 도전층을 상기 제1절연층의 표면이 노출할 때까지 에칭하는 공정; 노출한 상기 제1절연층의 표면과 노출한 상기 비트선용 도전층의 측면과, 상기 제2절연층의 표면을 덮도록 제4절연층을 형성하는 공정; 상기 제1절연층이 노출할 때까지 상기 제4절연층에 이방성 에칭을 실시하고, 또 노출한 상기 제1절연층에 한쌍의 상기 소스/드레인 영역의 다른 쪽에 이를 때까지 이방성 에칭을 실시하여, 상기 비트선용 도전층의 노출 표면을 덮는 제2측벽 절연층을 상기 제4절연층으로부터 형성함과 동시에 한쌍의 상기 소스/드레인 영역의 다른 쪽에 이르는 콘택트홀을 형성하는 공정; 및 상기 콘택트홀을 통해 한쌍의 상기 소스/드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장용 도전층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조방법.
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