JP3209639B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に絶縁膜を貫通して形成されるコンタクトホ
ールにおける欠陥の防止対策に関するものである。
に係り、特に絶縁膜を貫通して形成されるコンタクトホ
ールにおける欠陥の防止対策に関するものである。
【０００２】
【従来の技術】図３（ａ）〜（ｄ）及び図４（ａ），
（ｂ）は、従来の半導体装置（ＤＲＡＭのメモリーセ
ル）の製造方法を示すものである。
（ｂ）は、従来の半導体装置（ＤＲＡＭのメモリーセ
ル）の製造方法を示すものである。
【０００３】まず、図３（ａ）に示すように、シリコン
基板１を熱酸化し、表面に膜厚が５０（ｎｍ）の熱酸化
膜２を形成する。さらに、膜厚が１００（ｎｍ）のシリ
コン窒化膜３を形成する。続いて、所定のレジストパタ
ーンをマスクとして上記シリコン窒化膜３を選択的にエ
ッチングして、フィールド酸化膜形成予定領域を開口し
たシリコン窒化膜３のパターンを形成した後、これをマ
スクとしてシリコン窒化膜３の開口部よりボロンイオン
をシリコン基板に注入し、イオン注入層４を形成する。
基板１を熱酸化し、表面に膜厚が５０（ｎｍ）の熱酸化
膜２を形成する。さらに、膜厚が１００（ｎｍ）のシリ
コン窒化膜３を形成する。続いて、所定のレジストパタ
ーンをマスクとして上記シリコン窒化膜３を選択的にエ
ッチングして、フィールド酸化膜形成予定領域を開口し
たシリコン窒化膜３のパターンを形成した後、これをマ
スクとしてシリコン窒化膜３の開口部よりボロンイオン
をシリコン基板に注入し、イオン注入層４を形成する。
【０００４】次に、図３（ｂ）に示すように、上記シリ
コン窒化膜３を耐酸化マスクとして膜厚６００（ｎｍ）
のフィールド酸化膜５を形成する。このとき、注入され
た上記ボロンイオンは活性化されフィールド反転防止層
６（チャネルストッパー）となる。そして、上記熱酸化
膜２および上記シリコン窒化膜３をエッチングにて除去
した後、露出したシリコン基板１の表面を熱酸化し、膜
厚が２０（ｎｍ）の熱酸化膜７を形成する。さらに、熱
酸化膜７及びフィールド酸化膜５の上に膜厚が５００
（ｎｍ）の第１ポリシリコン膜８を堆積する。
コン窒化膜３を耐酸化マスクとして膜厚６００（ｎｍ）
のフィールド酸化膜５を形成する。このとき、注入され
た上記ボロンイオンは活性化されフィールド反転防止層
６（チャネルストッパー）となる。そして、上記熱酸化
膜２および上記シリコン窒化膜３をエッチングにて除去
した後、露出したシリコン基板１の表面を熱酸化し、膜
厚が２０（ｎｍ）の熱酸化膜７を形成する。さらに、熱
酸化膜７及びフィールド酸化膜５の上に膜厚が５００
（ｎｍ）の第１ポリシリコン膜８を堆積する。
【０００５】次に、図３（ｃ）に示すように、レジスト
をマスクとしてエッチングを行い、上記第１ポリシリコ
ン膜８及び熱酸化膜７をパターニングして、ゲート酸化
膜１０、ゲート１１を形成するとともに、上記フィール
ド酸化膜５上に、第１ポリシリコン膜８からなる段差パ
ターン２５（ワード線）を形成する。次に、リンイオン
を注入し、トランジスタのソース・ドレイン１５を形成
する。
をマスクとしてエッチングを行い、上記第１ポリシリコ
ン膜８及び熱酸化膜７をパターニングして、ゲート酸化
膜１０、ゲート１１を形成するとともに、上記フィール
ド酸化膜５上に、第１ポリシリコン膜８からなる段差パ
ターン２５（ワード線）を形成する。次に、リンイオン
を注入し、トランジスタのソース・ドレイン１５を形成
する。
【０００６】次に、図３（ｄ）に示すように、膜厚が２
００（ｎｍ）のＴＥＯＳ酸化膜１６を全面に形成する。
そして、レジストをマスクとしてＴＥＯＳ酸化膜を選択
的にエッチングし、ＴＥＯＳ酸化膜１６の一部を貫通し
てソース・ドレイン１５に達するコンタクトホール２６
を形成する。
００（ｎｍ）のＴＥＯＳ酸化膜１６を全面に形成する。
そして、レジストをマスクとしてＴＥＯＳ酸化膜を選択
的にエッチングし、ＴＥＯＳ酸化膜１６の一部を貫通し
てソース・ドレイン１５に達するコンタクトホール２６
を形成する。
【０００７】次に、図４（ａ）に示すように、膜厚が２
００（ｎｍ）の第２ポリシリコン膜を全面に堆積した
後、これをレジストパターンをマスクとしてエッチング
することにより、蓄積電極２７を形成する。このとき、
第２ポリシリコン膜が上記コンタクトホール２６内にも
堆積されるので、該蓄積電極２７は、コンタクトホール
２６を介してソース・ドレイン１５にコンタクトしてい
る。
００（ｎｍ）の第２ポリシリコン膜を全面に堆積した
後、これをレジストパターンをマスクとしてエッチング
することにより、蓄積電極２７を形成する。このとき、
第２ポリシリコン膜が上記コンタクトホール２６内にも
堆積されるので、該蓄積電極２７は、コンタクトホール
２６を介してソース・ドレイン１５にコンタクトしてい
る。
【０００８】次に、図４（ｂ）に示すように、第２ポリ
シリコン膜によって形成された上記蓄積電極２７の表面
を熱酸化し、膜厚が１０（ｎｍ）の熱酸化膜を形成した
後、これをパターニングして容量絶縁膜２３を形成す
る。続いて、膜厚が４００（ｎｍ）の第３ポリシリコン
膜を全面に堆積し、レジストパターンをマスクとして選
択的エッチングを行って、セルプレート２４を形成す
る。
シリコン膜によって形成された上記蓄積電極２７の表面
を熱酸化し、膜厚が１０（ｎｍ）の熱酸化膜を形成した
後、これをパターニングして容量絶縁膜２３を形成す
る。続いて、膜厚が４００（ｎｍ）の第３ポリシリコン
膜を全面に堆積し、レジストパターンをマスクとして選
択的エッチングを行って、セルプレート２４を形成す
る。
【０００９】このようにして、ＤＲＡＭのメモリーセル
を形成した後、他の必要な工程を行って半導体装置（Ｄ
ＲＡＭ）を製造する。
を形成した後、他の必要な工程を行って半導体装置（Ｄ
ＲＡＭ）を製造する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のような半導体装置の製造方法では、下記のような問
題があった。
来のような半導体装置の製造方法では、下記のような問
題があった。
【００１１】図５（ａ）〜（ｃ）は、いずれも上記図４
（ａ）におけるＶ−Ｖ線断面における状態のいくつかの
生じうる形状の例を示す図である。上記従来の半導体装
置の製造方法では、上述のように、ＴＥＯＳ酸化膜１６
にコンタクトホール２６を形成した後、コンタクトホー
ル２６上に蓄積電極２７を堆積してからパターニングす
るが、その際、フォトリソグラフィー工程で使用される
各マスクの位置が正確であれば、図５（ａ）に示すごと
く蓄積電極２７がコンタクトホール２６の位置にほぼ合
致した形状となる。しかし、フォトリソグラフィー工程
で、コンタクトホール２６をパターニングするためのマ
スクの位置と蓄積電極２７をパターニングするためのマ
スクの位置とがずれると、図５（ｂ）に示すように、コ
ンタクトホール２６と蓄積電極２７とが互いにずれた位
置に形成されることになる。このずれは、一般に露光装
置の重ね合わせずれと呼ばれており、完全になくすこと
は困難である。特に、蓄積電極の外周部とコンタクトホ
ール２６とがオーバラップするほどずれると、図５
（ｃ）に示すように、蓄積電極２７の形成工程で第２ポ
リシリコン膜をパターニングする際に、コンタクトホー
ル２６内で露出しているシリコン基板１の表面までエッ
チングしてしまい、シリコン基板１にダメージ部２８を
生じさせる。すなわち、半導体装置に重大な欠陥を与え
てしまうことになる。
（ａ）におけるＶ−Ｖ線断面における状態のいくつかの
生じうる形状の例を示す図である。上記従来の半導体装
置の製造方法では、上述のように、ＴＥＯＳ酸化膜１６
にコンタクトホール２６を形成した後、コンタクトホー
ル２６上に蓄積電極２７を堆積してからパターニングす
るが、その際、フォトリソグラフィー工程で使用される
各マスクの位置が正確であれば、図５（ａ）に示すごと
く蓄積電極２７がコンタクトホール２６の位置にほぼ合
致した形状となる。しかし、フォトリソグラフィー工程
で、コンタクトホール２６をパターニングするためのマ
スクの位置と蓄積電極２７をパターニングするためのマ
スクの位置とがずれると、図５（ｂ）に示すように、コ
ンタクトホール２６と蓄積電極２７とが互いにずれた位
置に形成されることになる。このずれは、一般に露光装
置の重ね合わせずれと呼ばれており、完全になくすこと
は困難である。特に、蓄積電極の外周部とコンタクトホ
ール２６とがオーバラップするほどずれると、図５
（ｃ）に示すように、蓄積電極２７の形成工程で第２ポ
リシリコン膜をパターニングする際に、コンタクトホー
ル２６内で露出しているシリコン基板１の表面までエッ
チングしてしまい、シリコン基板１にダメージ部２８を
生じさせる。すなわち、半導体装置に重大な欠陥を与え
てしまうことになる。
【００１２】以上のようなコンタクト部における不具合
は、ＤＲＡＭメモリーセルの蓄積電極コンタクトを形成
する際だけなく、一般に絶縁膜にコンタクトホールを開
口して、上層の導電膜と下層の導電部とのコンタクトを
形成する際にも生じる。
は、ＤＲＡＭメモリーセルの蓄積電極コンタクトを形成
する際だけなく、一般に絶縁膜にコンタクトホールを開
口して、上層の導電膜と下層の導電部とのコンタクトを
形成する際にも生じる。
【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体装置の製造方法として、フォ
トリソグラフィー工程におけるマスクの位置ずれに起因
するコンタクト部における欠陥の発生を有効に防止する
ことにある。
あり、その目的は、半導体装置の製造方法として、フォ
トリソグラフィー工程におけるマスクの位置ずれに起因
するコンタクト部における欠陥の発生を有効に防止する
ことにある。
【００１４】
【課題を解決するための手段】この目的を達成するため
に、本発明の講じた解決手段は、絶縁膜の上に導電膜を
形成してから、導電膜及び絶縁膜のパターニングと同時
にコンタクトホールを形成し、コンタクトホールに導電
膜と下層の導電部とを導通させるサイドウォールを形成
する半導体装置の製造方法である。
に、本発明の講じた解決手段は、絶縁膜の上に導電膜を
形成してから、導電膜及び絶縁膜のパターニングと同時
にコンタクトホールを形成し、コンタクトホールに導電
膜と下層の導電部とを導通させるサイドウォールを形成
する半導体装置の製造方法である。
【００１５】具体的に請求項１の発明の講じた手段は、
半導体装置の製造方法として、半導体基板側に設けられ
た導電部の上に絶縁膜を形成する工程と、上記絶縁膜上
に第１導電膜を堆積する工程と、共通のマスクを用いて
上記第１導電膜と上記絶縁膜とを選択的に除去し、上記
第１導電膜及び絶縁膜の一部が残存するとともにこの残
存部内に上記第１導電膜及び絶縁膜を貫通して下方の導
電部に達するコンタクトホールが形成されるようにパタ
ーニングする工程と、上記コンタクトホールの側壁に、
第２導電膜で構成され上記導電部と上記第１導電膜とを
導通させるサイドウォールを形成する工程とを設けた方
法である。
半導体装置の製造方法として、半導体基板側に設けられ
た導電部の上に絶縁膜を形成する工程と、上記絶縁膜上
に第１導電膜を堆積する工程と、共通のマスクを用いて
上記第１導電膜と上記絶縁膜とを選択的に除去し、上記
第１導電膜及び絶縁膜の一部が残存するとともにこの残
存部内に上記第１導電膜及び絶縁膜を貫通して下方の導
電部に達するコンタクトホールが形成されるようにパタ
ーニングする工程と、上記コンタクトホールの側壁に、
第２導電膜で構成され上記導電部と上記第１導電膜とを
導通させるサイドウォールを形成する工程とを設けた方
法である。
【００１６】請求項２の発明の講じた手段は、請求項１
の発明において、上記半導体装置はＤＲＡＭであり、上
記導電部はＤＲＡＭのメモリーセルのスイッチングトラ
ンジスタのソース・ドレインであるとする。そのとき、
上記第１導電膜及び絶縁膜をパターニングする工程で
は、蓄積電極及び絶縁膜の残存部の外形パターンと上記
ソース・ドレインへのコンタクトホールとを同時にパタ
ーニングする方法である。
の発明において、上記半導体装置はＤＲＡＭであり、上
記導電部はＤＲＡＭのメモリーセルのスイッチングトラ
ンジスタのソース・ドレインであるとする。そのとき、
上記第１導電膜及び絶縁膜をパターニングする工程で
は、蓄積電極及び絶縁膜の残存部の外形パターンと上記
ソース・ドレインへのコンタクトホールとを同時にパタ
ーニングする方法である。
【００１７】請求項３の発明の講じた手段は、請求項２
の発明において、上記コンタクトホール内にサイドウォ
ールを形成する工程では、蓄積電極及び絶縁膜の残存部
の外周側壁にも第１導電膜からなるサイドウォールを形
成する方法である。
の発明において、上記コンタクトホール内にサイドウォ
ールを形成する工程では、蓄積電極及び絶縁膜の残存部
の外周側壁にも第１導電膜からなるサイドウォールを形
成する方法である。
【００１８】請求項４の発明の講じた手段は、請求項１
の発明において、上記導電部はＤＲＡＭのメモリーセル
のスイッチングトランジスタのソース・ドレインである
とする。そのとき、上記第１導電膜及び絶縁膜をパター
ニングする工程では、ビット線及び絶縁膜の残存部の外
形パターンと上記ソース・ドレインへのコンタクトホー
ルとをパターニングする方法である。
の発明において、上記導電部はＤＲＡＭのメモリーセル
のスイッチングトランジスタのソース・ドレインである
とする。そのとき、上記第１導電膜及び絶縁膜をパター
ニングする工程では、ビット線及び絶縁膜の残存部の外
形パターンと上記ソース・ドレインへのコンタクトホー
ルとをパターニングする方法である。
【００１９】請求項５の発明の講じた手段は、請求項１
の発明において、上記第１導電膜は、層間絶縁膜上の金
属配線であるとする。そのとき、上記第１導電膜及び絶
縁膜をパターニングする工程では、金属配線及び層間絶
縁膜の残存部の外形パターンと層間絶縁膜下の導電部へ
のコンタクトホールとを同時にパターニングする方法で
ある。
の発明において、上記第１導電膜は、層間絶縁膜上の金
属配線であるとする。そのとき、上記第１導電膜及び絶
縁膜をパターニングする工程では、金属配線及び層間絶
縁膜の残存部の外形パターンと層間絶縁膜下の導電部へ
のコンタクトホールとを同時にパターニングする方法で
ある。
【００２０】備えている。
【００２１】
【作用】以上の方法により、請求項１の発明では、絶縁
膜と第１導電膜とが積層状態で同時にパターニングされ
る。その際、両者の外形パターンとコンタクトホールと
が同じマスクを用いて同時にパターニングされるので、
マスクの位置ずれに起因する外形パターンとコンタクト
ホールとの相対的な位置ずれが確実に防止される。一
方、コンタクトホールの側壁に形成されるサイドウォー
ルを介して絶縁膜下方の導通部と第１導電膜とが導通状
態になっているので、コンタクトホールにおける導通不
良が生じることはない。
膜と第１導電膜とが積層状態で同時にパターニングされ
る。その際、両者の外形パターンとコンタクトホールと
が同じマスクを用いて同時にパターニングされるので、
マスクの位置ずれに起因する外形パターンとコンタクト
ホールとの相対的な位置ずれが確実に防止される。一
方、コンタクトホールの側壁に形成されるサイドウォー
ルを介して絶縁膜下方の導通部と第１導電膜とが導通状
態になっているので、コンタクトホールにおける導通不
良が生じることはない。
【００２２】請求項２の発明では、ＤＲＡＭのメモリー
セルに配置される蓄積電極の外形パターンの大きさがコ
ンタクトホールの径とそれほど変わらないような場合に
も、蓄積電極とコンタクトホールとのパターンずれに起
因する欠陥の発生が防止されることになる。
セルに配置される蓄積電極の外形パターンの大きさがコ
ンタクトホールの径とそれほど変わらないような場合に
も、蓄積電極とコンタクトホールとのパターンずれに起
因する欠陥の発生が防止されることになる。
【００２３】請求項３の発明では、蓄積電極の外周部に
もサイドウォールが形成されることで、蓄積電極と一体
化したサイドウォールが下方の絶縁膜の外周を取り囲む
構造となり、メモリーセルに蓄えうる電荷量が十分確保
されることになる。
もサイドウォールが形成されることで、蓄積電極と一体
化したサイドウォールが下方の絶縁膜の外周を取り囲む
構造となり、メモリーセルに蓄えうる電荷量が十分確保
されることになる。
【００２４】請求項４の発明では、ＤＲＡＭメモリーセ
ルのビット線を形成する際にも、下方のソース・ドレイ
ンに欠陥を生ぜしめることなく、コンタクトホールを介
してビット線とソース・ドレインとの接続が確保され
る。
ルのビット線を形成する際にも、下方のソース・ドレイ
ンに欠陥を生ぜしめることなく、コンタクトホールを介
してビット線とソース・ドレインとの接続が確保され
る。
【００２５】請求項５の発明では、層間絶縁膜上の金属
配線を形成する際にも、金属配線と層間絶縁膜の下方の
導電部に欠陥を生ぜしめることなくコンタクトホールを
介して金属配線と導電部との接続が確保される。
配線を形成する際にも、金属配線と層間絶縁膜の下方の
導電部に欠陥を生ぜしめることなくコンタクトホールを
介して金属配線と導電部との接続が確保される。
【００２６】
【実施例】以下、本発明の実施例であるＤＲＡＭの製造
工程について、図１（ａ）〜（ｄ）及び図２（ａ）〜
（ｃ）を参照しながら説明する。
工程について、図１（ａ）〜（ｄ）及び図２（ａ）〜
（ｃ）を参照しながら説明する。
【００２７】まず、図１（ａ）に示すように、Ｐ型不純
物がドープされたシリコン基板１を熱酸化し、表面に膜
厚が５０（ｎｍ）の熱酸化膜２を形成する。さらに、熱
酸化膜２の上に膜厚が１００（ｎｍ）のシリコン窒化膜
３を堆積した後、パターニングして、フィールド酸化膜
形成予定領域を開口してなるシリコン窒化膜３のマスク
を形成し、シリコン窒化膜３の開口部よりシリコン基板
１にボロンイオンを注入して、イオン注入層４を形成す
る。
物がドープされたシリコン基板１を熱酸化し、表面に膜
厚が５０（ｎｍ）の熱酸化膜２を形成する。さらに、熱
酸化膜２の上に膜厚が１００（ｎｍ）のシリコン窒化膜
３を堆積した後、パターニングして、フィールド酸化膜
形成予定領域を開口してなるシリコン窒化膜３のマスク
を形成し、シリコン窒化膜３の開口部よりシリコン基板
１にボロンイオンを注入して、イオン注入層４を形成す
る。
【００２８】次に、図１（ｂ）に示すように、上記シリ
コン窒化膜３を耐酸化マスクとして膜厚が６００（ｎ
ｍ）のフィールド酸化膜５を形成する。このとき、前の
工程で注入されたボロンイオンが活性化され、フィール
ド反転防止層６（チャネルストッパー）となる。そし
て、上記熱酸化膜２および上記シリコン窒化膜３をエッ
チングにて除去した後、上記シリコン基板１の表面を再
び熱酸化し、膜厚が２０（ｎｍ）の薄い熱酸化膜７を形
成し、さらに、熱酸化膜７及びフィールド酸化膜５の上
に膜厚が５００（ｎｍ）の第１ポリシリコン膜８を堆積
する。また、上記第１ポリシリコン膜８の表面を熱酸化
し、膜厚が１００（ｎｍ）のゲート上酸化膜９を形成す
る。
コン窒化膜３を耐酸化マスクとして膜厚が６００（ｎ
ｍ）のフィールド酸化膜５を形成する。このとき、前の
工程で注入されたボロンイオンが活性化され、フィール
ド反転防止層６（チャネルストッパー）となる。そし
て、上記熱酸化膜２および上記シリコン窒化膜３をエッ
チングにて除去した後、上記シリコン基板１の表面を再
び熱酸化し、膜厚が２０（ｎｍ）の薄い熱酸化膜７を形
成し、さらに、熱酸化膜７及びフィールド酸化膜５の上
に膜厚が５００（ｎｍ）の第１ポリシリコン膜８を堆積
する。また、上記第１ポリシリコン膜８の表面を熱酸化
し、膜厚が１００（ｎｍ）のゲート上酸化膜９を形成す
る。
【００２９】次に、図１（ｃ）に示すように、レジスト
をマスクとしてエッチングを行い、上記第１ポリシリコ
ン膜８及び熱酸化膜７をパターニングして、ゲート酸化
膜１０、ゲート１１、ゲート上酸化膜１２を形成すると
ともに、上記フィールド酸化膜５上に第１ポリシリコン
膜８よりなる第１段差パターン１３と上記ゲート上酸化
膜９よりなる第２段差パターン１４とを形成する。この
第１段差パターン１３および第２段差パターン１４によ
り、次工程にて形成される蓄積電極の表面積をより大き
くすることができる。蓄積電極の表面積を大きくするこ
とにより、ＤＲＡＭのメモリーセルに蓄えられる電荷量
をより大きくすることができ、半導体装置の特性を向上
させるのに有利となる。その後、シリコン基板１の上方
からリンイオンを注入し、トランジスタのソース・ドレ
イン１５を形成する。ここまでの工程は、ゲート上酸化
膜１２の形成を除き、上記図３（ａ）〜（ｃ）に示す従
来の製造方法と変わらない。
をマスクとしてエッチングを行い、上記第１ポリシリコ
ン膜８及び熱酸化膜７をパターニングして、ゲート酸化
膜１０、ゲート１１、ゲート上酸化膜１２を形成すると
ともに、上記フィールド酸化膜５上に第１ポリシリコン
膜８よりなる第１段差パターン１３と上記ゲート上酸化
膜９よりなる第２段差パターン１４とを形成する。この
第１段差パターン１３および第２段差パターン１４によ
り、次工程にて形成される蓄積電極の表面積をより大き
くすることができる。蓄積電極の表面積を大きくするこ
とにより、ＤＲＡＭのメモリーセルに蓄えられる電荷量
をより大きくすることができ、半導体装置の特性を向上
させるのに有利となる。その後、シリコン基板１の上方
からリンイオンを注入し、トランジスタのソース・ドレ
イン１５を形成する。ここまでの工程は、ゲート上酸化
膜１２の形成を除き、上記図３（ａ）〜（ｃ）に示す従
来の製造方法と変わらない。
【００３０】次に、図１（ｄ）に示すように、膜厚が２
００（ｎｍ）のＴＥＯＳ酸化膜１６を全面に形成し、さ
らに、膜厚３００（ｎｍ）の第２ポリシリコン膜１７を
全面に堆積する。このＴＥＯＳ膜１６が請求項１の発明
にいう絶縁膜であり、第２ポリシリコン膜１７が請求項
１の発明にいう第１導電膜である。
００（ｎｍ）のＴＥＯＳ酸化膜１６を全面に形成し、さ
らに、膜厚３００（ｎｍ）の第２ポリシリコン膜１７を
全面に堆積する。このＴＥＯＳ膜１６が請求項１の発明
にいう絶縁膜であり、第２ポリシリコン膜１７が請求項
１の発明にいう第１導電膜である。
【００３１】次に、図２（ａ）に示すように、中央に開
口部を持つ蓄積電極形成用マスクを用いてレジストパタ
ーンを形成し、これをマスクとして第２ポリシリコン膜
１７とＴＥＯＳ酸化膜１６とを選択的にエッチングす
る。その際、まず、蓄積電極１８の外形パターンと第２
ポリシリコン膜１７を貫通するコンタクトホールとが形
成され、次に、ＴＥＯＳ酸化膜１６の外形パターンとＴ
ＥＯＳ酸化膜１６を貫通してソース・ドレイン１５に達
するコンタクトホール２０とが形成される。すなわち、
共通のマスクを用いて、蓄積電極１８及びＴＥＯＳ酸化
膜１６の外形パターンとコンタクトホール２０とが形成
される。なお、蓄積電極１８を構成する膜と絶縁膜を構
成する膜とが同じエッチング剤で処理できない場合に
は、エッチング剤を途中で代えて、順次各膜の外形パタ
ーンとコンタクトホールとをパターニングすればよい。
口部を持つ蓄積電極形成用マスクを用いてレジストパタ
ーンを形成し、これをマスクとして第２ポリシリコン膜
１７とＴＥＯＳ酸化膜１６とを選択的にエッチングす
る。その際、まず、蓄積電極１８の外形パターンと第２
ポリシリコン膜１７を貫通するコンタクトホールとが形
成され、次に、ＴＥＯＳ酸化膜１６の外形パターンとＴ
ＥＯＳ酸化膜１６を貫通してソース・ドレイン１５に達
するコンタクトホール２０とが形成される。すなわち、
共通のマスクを用いて、蓄積電極１８及びＴＥＯＳ酸化
膜１６の外形パターンとコンタクトホール２０とが形成
される。なお、蓄積電極１８を構成する膜と絶縁膜を構
成する膜とが同じエッチング剤で処理できない場合に
は、エッチング剤を途中で代えて、順次各膜の外形パタ
ーンとコンタクトホールとをパターニングすればよい。
【００３２】次に、図２（ｂ）に示すように、膜厚４０
０（ｎｍ）の第３ポリシリコン膜を全面に形成し、異方
性エッチングを行って、コンタクトホール２０の側壁に
上記第３ポリシリコン膜による第１サイドウォール２１
を形成する。この第３ポリシリコン膜が請求項１，３の
発明にいう第２導電膜である。上記第１サイドウォール
２１により、蓄積電極１８とソース・ドレイン１５とが
電気的に接続されている。したがって、コンタクトホー
ル２０を介してソース・ドレイン１５と蓄積電極１８と
の接続は確保されている。また、コンタクトホール２０
内のサイドウォール２１の形成と同時に、蓄積電極１８
及びＴＥＯＳ酸化膜１６の外周部にも、第３ポリシリコ
ン膜による第２サイドウォール２２を形成する。
０（ｎｍ）の第３ポリシリコン膜を全面に形成し、異方
性エッチングを行って、コンタクトホール２０の側壁に
上記第３ポリシリコン膜による第１サイドウォール２１
を形成する。この第３ポリシリコン膜が請求項１，３の
発明にいう第２導電膜である。上記第１サイドウォール
２１により、蓄積電極１８とソース・ドレイン１５とが
電気的に接続されている。したがって、コンタクトホー
ル２０を介してソース・ドレイン１５と蓄積電極１８と
の接続は確保されている。また、コンタクトホール２０
内のサイドウォール２１の形成と同時に、蓄積電極１８
及びＴＥＯＳ酸化膜１６の外周部にも、第３ポリシリコ
ン膜による第２サイドウォール２２を形成する。
【００３３】次に、図２（ｃ）に示すように、蓄積電極
１８と第１，第２サイドウォール２１，２２との表面を
熱酸化し、膜厚が１０（ｎｍ）の熱酸化膜を形成した
後、これをパターニングして容量絶縁膜２３を形成す
る。続いて、第４ポリシリコン膜を全面に形成し、これ
をパターニングしてセルプレート２４を形成する。
１８と第１，第２サイドウォール２１，２２との表面を
熱酸化し、膜厚が１０（ｎｍ）の熱酸化膜を形成した
後、これをパターニングして容量絶縁膜２３を形成す
る。続いて、第４ポリシリコン膜を全面に形成し、これ
をパターニングしてセルプレート２４を形成する。
【００３４】なお、その後の工程は省略するが、メモリ
ーセルを形成した後、必要な工程を行って半導体装置を
製造する。
ーセルを形成した後、必要な工程を行って半導体装置を
製造する。
【００３５】以上のように、上記実施例では、半導体装
置の製造工程において、従来のようにＴＥＯＳ酸化膜１
６にコンタクトホールを形成してから蓄積電極を構成す
るポリシリコン膜を堆積し，これをパターニングして蓄
積電極を形成するのではなく、ＴＥＯＳ酸化膜１６と第
２ポリシリコン膜１７とからなる２層膜を順次堆積して
から、蓄積電極形成用マスクを用いて、蓄積電極１８及
びＴＥＯＳ酸化膜１６の外形パターンとコンタクトホー
ル２０とを同時に形成するようにしている。したがっ
て、蓄積電極１８の外形パターンに対するコンタクトホ
ール２０の位置の精度は、蓄積電極形成用マスクにおい
て蓄積電極１８の外形パターンとその中央部に形成され
ているコンタクトホールパターンとの位置精度に依存す
るが、マスクの位置合わせ精度とは無関係となる。した
がって、上述の図５（ｂ），（ｃ）に相当するようなマ
スクの位置ずれに起因するソース・ドレインの欠陥を防
止することができるのである。
置の製造工程において、従来のようにＴＥＯＳ酸化膜１
６にコンタクトホールを形成してから蓄積電極を構成す
るポリシリコン膜を堆積し，これをパターニングして蓄
積電極を形成するのではなく、ＴＥＯＳ酸化膜１６と第
２ポリシリコン膜１７とからなる２層膜を順次堆積して
から、蓄積電極形成用マスクを用いて、蓄積電極１８及
びＴＥＯＳ酸化膜１６の外形パターンとコンタクトホー
ル２０とを同時に形成するようにしている。したがっ
て、蓄積電極１８の外形パターンに対するコンタクトホ
ール２０の位置の精度は、蓄積電極形成用マスクにおい
て蓄積電極１８の外形パターンとその中央部に形成され
ているコンタクトホールパターンとの位置精度に依存す
るが、マスクの位置合わせ精度とは無関係となる。した
がって、上述の図５（ｂ），（ｃ）に相当するようなマ
スクの位置ずれに起因するソース・ドレインの欠陥を防
止することができるのである。
【００３６】一方、コンタクトホール２０内に形成され
たサイドウォール２１によって、ソース・ドレイン１５
と蓄積電極１８との電気的な接続が確保されるので、信
号の伝達に支障を生じる虞れはない。また、蓄積電極１
８及びＴＥＯＳ酸化膜１６のパターニングの際に、他方
のソース・ドレイン１５の上方やゲート１１側方等のＴ
ＥＯＳ酸化膜１６まで除去されるが、図２（ｃ）の工程
の後、層間絶縁膜を形成することで、上方の部材との干
渉を防止することができ、半導体装置の製造に支障を来
たすことはない。
たサイドウォール２１によって、ソース・ドレイン１５
と蓄積電極１８との電気的な接続が確保されるので、信
号の伝達に支障を生じる虞れはない。また、蓄積電極１
８及びＴＥＯＳ酸化膜１６のパターニングの際に、他方
のソース・ドレイン１５の上方やゲート１１側方等のＴ
ＥＯＳ酸化膜１６まで除去されるが、図２（ｃ）の工程
の後、層間絶縁膜を形成することで、上方の部材との干
渉を防止することができ、半導体装置の製造に支障を来
たすことはない。
【００３７】上記実施例では、蓄積電極１８の外周部に
もサイドウォール２２を形成しているが、本発明は必ず
しもこの実施例の方法に限定されるものではなく、この
サイドウォール２２は形成しなくてもよい。ただし、上
記実施例のようにサイドウォール２２をも形成すること
で、蓄積電極１８の表面積が増大し、蓄積しうる電荷量
の増大を図ることができるという利点がある。
もサイドウォール２２を形成しているが、本発明は必ず
しもこの実施例の方法に限定されるものではなく、この
サイドウォール２２は形成しなくてもよい。ただし、上
記実施例のようにサイドウォール２２をも形成すること
で、蓄積電極１８の表面積が増大し、蓄積しうる電荷量
の増大を図ることができるという利点がある。
【００３８】本発明の製造方法は、上記実施例のように
蓄積電極と蓄積電極コンタクトとを形成する工程にのみ
適用されるものではない。実施例は省略するが、例えば
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）の２つのソ
ース・ドレイン１５のうち右方のソース・ドレイン１５
には、ＤＲＡＭメモリーセルのビット線（図示せず）が
コンタクトするが、そのビット線及びビット線コンタク
トホールを形成する工程にも適用することができる。そ
の際、上記実施例とほぼ同様に、層間絶縁膜とビット線
を構成する導電膜とを同時に堆積してから、その外形パ
ターン及びコンタクトホールを同時にパターニングし、
その後コンタクトホール内にサイドウォールを形成すれ
ばよい。また、ワード線（上記実施例におけるゲート１
１及び第１段差パターン１３）の上に層間絶縁膜を介し
て上層配線を設ける場合に、ワード線までコンタクトホ
ールを形成する場合にも適用できる。
蓄積電極と蓄積電極コンタクトとを形成する工程にのみ
適用されるものではない。実施例は省略するが、例えば
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）の２つのソ
ース・ドレイン１５のうち右方のソース・ドレイン１５
には、ＤＲＡＭメモリーセルのビット線（図示せず）が
コンタクトするが、そのビット線及びビット線コンタク
トホールを形成する工程にも適用することができる。そ
の際、上記実施例とほぼ同様に、層間絶縁膜とビット線
を構成する導電膜とを同時に堆積してから、その外形パ
ターン及びコンタクトホールを同時にパターニングし、
その後コンタクトホール内にサイドウォールを形成すれ
ばよい。また、ワード線（上記実施例におけるゲート１
１及び第１段差パターン１３）の上に層間絶縁膜を介し
て上層配線を設ける場合に、ワード線までコンタクトホ
ールを形成する場合にも適用できる。
【００３９】さらに、本発明は、ＤＲＡＭメモリーセル
だけでなく、一般的な半導体装置において、層間絶縁膜
を介して複数の金属配線層が設けられた多層配線構造を
有する場合に、各金属配線層間を接続するコンタクトホ
ールを形成する工程にも適用できる。また、例えばバイ
ポーラトランジスタの製造工程で、上層配線からエミッ
タ等の不純物拡散領域までコンタクトホールを形成する
工程にも適用できるものである。
だけでなく、一般的な半導体装置において、層間絶縁膜
を介して複数の金属配線層が設けられた多層配線構造を
有する場合に、各金属配線層間を接続するコンタクトホ
ールを形成する工程にも適用できる。また、例えばバイ
ポーラトランジスタの製造工程で、上層配線からエミッ
タ等の不純物拡散領域までコンタクトホールを形成する
工程にも適用できるものである。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
半導体装置の製造方法として、半導体基板側に形成され
た導電部の上に絶縁膜と第１導電膜とを順次堆積し、第
１導電膜及び絶縁膜の外形パターンとコンタクトホール
とを共通のマスクを用いてパターニングした後、コンタ
クトホール内に第１導電膜と導電部とを導通させるサイ
ドウォールを形成するようにしたので、マスクの位置ず
れに起因するコンタクト部の欠陥の発生を有効に防止す
ることができ、よって、半導体装置の歩留まりの向上と
特性の安定化とを図ることができる。
半導体装置の製造方法として、半導体基板側に形成され
た導電部の上に絶縁膜と第１導電膜とを順次堆積し、第
１導電膜及び絶縁膜の外形パターンとコンタクトホール
とを共通のマスクを用いてパターニングした後、コンタ
クトホール内に第１導電膜と導電部とを導通させるサイ
ドウォールを形成するようにしたので、マスクの位置ず
れに起因するコンタクト部の欠陥の発生を有効に防止す
ることができ、よって、半導体装置の歩留まりの向上と
特性の安定化とを図ることができる。
【００４１】
【００４２】
【図１】実施例のＤＲＡＭメモリーセルの製造工程にお
ける蓄積電極用ポリシリコン膜の堆積工程までの半導体
装置の構造の変化を示す断面図である。
ける蓄積電極用ポリシリコン膜の堆積工程までの半導体
装置の構造の変化を示す断面図である。
【００４３】
【図２】実施例のＤＲＡＭメモリーセルの製造工程にお
ける蓄積電極及びコンタクトホールのパターニング工程
からセルプレートの形成工程までの半導体装置の構造の
変化を示す断面図である。
ける蓄積電極及びコンタクトホールのパターニング工程
からセルプレートの形成工程までの半導体装置の構造の
変化を示す断面図である。
【００４４】
【図３】従来のＤＲＡＭメモリーセルの製造工程におけ
る絶縁膜のコンタクトホールの形成工程までの半導体装
置の構造の変化を示す断面図である。
る絶縁膜のコンタクトホールの形成工程までの半導体装
置の構造の変化を示す断面図である。
【００４５】
【図４】従来のＤＲＡＭメモリーセルの製造工程におけ
る蓄積電極の形成工程からセルプレートの形成工程まで
の半導体装置の構造の変化を示す断面図である。
る蓄積電極の形成工程からセルプレートの形成工程まで
の半導体装置の構造の変化を示す断面図である。
【００４６】
【図５】従来の製造方法におけるコンタクト部で生じう
る状態を示す断面図である。
る状態を示す断面図である。
【００４７】
１ シリコン基板 ２ 熱酸化膜 ３ シリコン窒化膜 ４ イオン注入層 ５ フィールド酸化膜 ６ フィールド反転防止層 ７ 熱酸化膜 ８ 第１ポリシリコン膜 ９ 酸化膜 １０ ゲート酸化膜 １１ ゲート １２ ゲート上酸化膜 １３ 第１段差パターン １４ 第２段差パターン １５ ソース・ドレイン １６ ＴＥＯＳ酸化膜 １７ 第２ポリシリコン膜 １８ 第１蓄積電極 ２０ コンタクトホール ２１ 第１サイドウォール ２２ 第２サイドウォール ２３ 容量絶縁膜 ２４ セルプレート ２５ 段差パターン ２６ コンタクトホール ２７ 蓄積電極 ２８ ダメージ部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/768 H01L 21/8242
Claims (5)
- 【請求項１】 半導体基板側に設けられた導電部の上に
絶縁膜を形成する工程と、 上記絶縁膜上に第１導電膜を堆積する工程と、 共通のマスクを用いて上記第１導電膜と上記絶縁膜とを
選択的に除去し、上記第１導電膜及び絶縁膜の一部が残
存するとともにこの残存部内に上記第１導電膜及び絶縁
膜を貫通して下方の導電部に達するコンタクトホールが
形成されるようにパターニングする工程と、 上記コンタクトホールの側壁に、第２導電膜で構成され
上記導電部と上記第１導電膜とを導通させるサイドウォ
ールを形成する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記半導体装置はＤＲＡＭであり、 上記導電部はＤＲＡＭのメモリーセルのスイッチングト
ランジスタのソース・ドレインであり、 上記第１導電膜及び絶縁膜をパターニングする工程で
は、蓄積電極及び絶縁膜の残存部の外形パターンと上記
ソース・ドレインへのコンタクトホールとを同時にパタ
ーニングすることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 上記コンタクトホール内にサイドウォールを形成する工
程では、蓄積電極及び絶縁膜の残存部の外周側壁にも第
１導電膜からなるサイドウォールを形成することを特徴
とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 上記導電部はＤＲＡＭのメモリーセルのスイッチングト
ランジスタのソース・ドレインであり、 上記第１導電膜及び絶縁膜をパターニングする工程で
は、ビット線及び絶縁膜の残存部の外形パターンと上記
ソース・ドレインへのコンタクトホールとをパターニン
グすることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 上記第１導電膜は、層間絶縁膜上の金属配線であり、 上記第１導電膜及び絶縁膜をパターニングする工程で
は、金属配線及び層間絶縁膜の残存部の外形パターンと
層間絶縁膜下の導電部へのコンタクトホールとを同時に
パターニングすることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13845694A JP3209639B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13845694A JP3209639B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088349A JPH088349A (ja) | 1996-01-12 |
| JP3209639B2 true JP3209639B2 (ja) | 2001-09-17 |
Family
ID=15222446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13845694A Expired - Fee Related JP3209639B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209639B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339562B1 (en) | 1997-02-07 | 2002-01-15 | Sharp Kabushiki Kaisha | Optical pickup device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3768102B2 (ja) * | 2001-01-05 | 2006-04-19 | 松下電器産業株式会社 | 半導体記憶装置及びその製造方法 |
| US6642564B2 (en) | 2001-07-18 | 2003-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method for fabricating the same |
-
1994
- 1994-06-21 JP JP13845694A patent/JP3209639B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339562B1 (en) | 1997-02-07 | 2002-01-15 | Sharp Kabushiki Kaisha | Optical pickup device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088349A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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