KR100188822B1 - 반도체장치 및 그의 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명은 단차를 저감시킨 디바이스를 얻는 것을 가장 주요한 특징으로 한다.
반도체기판(13)의 표면에 제1의 도전층(15a)와 제2의 도전층(15b)가 서로 떨어져서 형성되어 있다.
층간절연막(23)중에, 제1의 도전층(15a)의 표면을 노출시키기 위한 제1의 콘택트홀(10)이 설치되어 있다.
제1의 콘택트홀(10)내에 제1의 도전층(15a)에 접촉하도록, 제1의 배선층(4)가 매립되어 있다.
제1의 배선층(4)의 표면의 위치는 층간절연막(23)의 표면과 동일하던가 그 이하로 되있다.
제1의 배선층(4)의 표면을 절연막(5)이 덮고 있다.
층간절연막(23)에 제2의 도전층(15b)의 표면을 노출시키기 위한 제2의 콘택트홀(9)가 설치되어 있다.
제2의 콘택트홀(9)를 지나, 제2의 도전층(15b)에 제2의 배선층(6)이 접속되어 있다.

Description

반도체장치 및 그의 제조방법
제1도는 실시예 1에 관한 DRAM의 단면도.
제2도는 실시예 2에 관한 DRAM의 제조방법의 순서의 제1공정에 있어서의 반도체장치의 단면도.
제3도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제2공정에 있어서의 반도체장치의 단면도.
제4도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제3공정에 있어서의 반도체장치의 단면도.
제5도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제4공정에 있어서의 반도체장치의 단면도.
제6도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제5공정에 있어서의 반도체장치의 단면도.
제7도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제6공정에 있어서의 반도체장치의 단면도.
제8도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제7공정에 있어서의 반도체장치의 단면도.
제9도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제8공정에 있어서의 반도체장치의 단면도.
제10도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제9공정에서의 반도체장치의 단면도.
제11도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제10공정에서의 반도체장치의 단면도.
제12도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제11공정에 있어서의 반도체장치의 단면도.
제13도는 실시예 1에 관한 DRAM의 제조방법의 순서의 제12공정에 있어서의 반도체장치의 단면도.
제14도는 실시예 2에 관한 반도체장치의 단면도.
제15도는 종전의 DRAM의 평면도.
제16도는 제15도에 있어서의 A-A선에 따르는 단면도.
제17도는 종전의 DRAM의 제조방법의 순서의 제1공정에서의 반도체장치의 단면도.
제18도는 종전의 DRAM의 제조방법의 순서의 제2공정에 있어서의 반도체장치의 단면도.
제19도는 종전의 DRAM의 제조방법의 순서의 제3공정에 있어서의 반도체장치의 단면도.
제20도는 종전의 DRAM의 제조방법의 순서의 제4공정에 있어서의 반도체장치의 단면도.
제21도는 종전의 DRAM의 제조방법의 순서의 제5공정에 있어서의 반도체장치의 단면도.
제22도는 종전의 DRAM의 제조방법의 순서의 제6공정에 있어서의 반도체장치의 단면도.
제23도는 종전의 DRAM의 제조방법의 순서의 제7공정에 있어서의 반도체장치의 단면도.
제24도는 종전의 DRAM의 제조방법의 순서의 제8공정에 있어서의 반도체장치의 단면도.
제25도는 종전의 DRAM의 제조방법의 문제점을 표시하는 제1의 도면.
제26도는 종전의 DRAM의 제조방법의 문제점을 표시하는 제2의 도면.
제27도는 종전의 DRAM의 제조방법의 문제점을 표시하는 제3의 도면.
제28도는 제27도의 구조에 대해서 배선층을 부가한 도면.
* 도면의 주요부분에 대한 부호의 설명
4 : 매립비트배선층 6 : 스토레이지노드 배선
9 : 제2의 콘택트홀 10 : 제1의 콘택트홀
13 : 반도체기판 15 : 소스/드레인층
23 : 층간절연막
본 발명은 일반적으로 반도체에 관한 것으로, 보다 특정적으로는 디바이스의 단차(段差)를 저감할 수 있도록 개량된 반도체장치에 관한 것이다.
본 발명은 또 정합정밀도를 향상할 수 있도록 개량된 반도체장치의 제조방법에 관한 것이다.
다층배선구조의 반도체장치인 경우에는 각각의 배선층이 다른 절연층상에 형성된다.
이들 각 배선에는 절연층중에 설치한 콘택트홀을 지나서 반도체기판 위에 형성된 도전층에 접속된다.
제15도는 상술한 다층배선구조가 있는 반도체장치의 일예이다. 종전의 다이나믹 랜덤 액세스 메모리의 평면도이다.
제16도는 제15도의 A-A선에 따르는 단면도이다.
이 도면들을 참조하여, 다이나믹 랜덤 액세스 메모리(DRAM)은 반도체 기판(13)을 구비한다.
반도체기판(13)의 주표면중에 활성영역(11)를 다른 활성영역으로부터 전기적으로 분리하기 위한 필드산화막(12)가 설치되어 있다.
반도체기판(13)위에 게이트절연막(14)를 개재시켜서 게이트전극(1)이 설치되어 있다.
반도체기판(13)의 주표면중에 있어서, 게이트전극(1)의 양측에 한쌍의 소스/드레인층(15a,15b)가 설치되어 있다.
게이트전극(1)을 덮도록, 반도체기판(13)의 위에 제1의 층간절연막(2)가 설치되어 있다.
제1의 층간절연막(2)중에 소스/드레인층의 한편(15a)의 표면을 노출시키기 위한 제1의 콘택트홀(10)이 설치되어 있다.
제1의 콘택트홀(10)을 지나서, 소스/드레인층의 한편(15a)에 전기적으로 접속되도록 매립비트배선층(4)가 제1의 층간절연막(2)의 위에 설치되어 있다.
매립비트배선층(4)의 상부는 제1의 층간절연막(2)의 표면상에 수평방향으로 확장되고 있다.
매립비트배선층(4)를 덮도록, 제1의 층간절연막(2)의 위에 제2의 층간절연막(51)을 관통하도록 소스/드레인층의 타편(15B)의 표면을 노출시키기 위한 제2의 콘택트홀(9)가 설치되어 있다.
제2의 콘택트홀(9)을 지나 소스/드레인층의 타편(15b)에 접속되도록 제2의 층간절연막(51)의 위에 스토레이지노드 배선(6)이 설치되어 있다.
스토레이지노드 배선(6)의 표면을 커패시터 절연막(16)이 피복하고 있다.
커패시터 절연막(16)을 개재시켜서, 스토레이지노드 배선(6)의 표면을 셀플레이트 전극(17)이 피복하고 있다.
다음에 제16도에 표시하는 DRAM의 제조방법에 대해서 설명한다.
제17도를 참조하여, 반도체기판(13)의 주표면중에 활성영역(11)을 타의 활성영역에서 분리하기 위한 필드산화막(12)를 형성한다.
반도체기판(13)위에 게이트절연막(14)를 개재시켜서 게이트전극(1)를 형성한다.
반도체기판(13)의 주표면중에 있어서, 게이트전극(1)의 양측에 한쌍의 소스/드레인층(15a,15b)를 불순물 주입에 의해 형성한다.
게이트전극(1)을 덮도록 반도체기판(13)상에 제1의 층간절연막(2)를 형성한다.
제18도를 참조하여 제1의 층간절연막(2)에 포토레지스트(3)를 형성한다.
포토레지스트(3)을 소스/드레인층의 한편(15a)의 상부부분에 개구부(3a)가 만들어지도록 패터닝한다.
제18도와 제19도를 참조하여, 포토레지스트(3)을 마스크로 사용하여, 제1의 층간절연막(2)을 에칭하고, 제1의 층간절연막(2)중에 소스/드레인층의 한편(15a)의 표면을 노출시키기 위한 제1의 콘택트홀(10)을 형성하고 포토레지스트(3)을 제거한다.
제20도를 참조하여 제1의 콘택트홀(10)을 지나서, 소스/드레인층의 한편(15a)에 전기적으로 접속되는 매립비트배선을 형성하기 위한, 도전층(18)을 형성한다.
도전층(18)위에 매립비트선의 형상에 상당하는 형상을 가지는 포토레지스트(19)를 형성한다.
제20도와 제21도를 참조하여, 포토레지스트(19)를 마스크로 하여, 도전층(18)을 패터닝하고 매립비트배선층(4)을 형성한다.
포토레지스트(19)를 제거한다.
제22도를 참조하여, 매립비트배선층(4)를 덮도록 제1의 층간절연막의 위에 제2의 층간절연막(51)를 형성한다.
제2의 층간절연막(51)위에 포지형의 포토레지스트(20)을 형성한다.
포토레지스트(20)의 위에 포토마스크(21)을 정합(整合)한다.
포토마스크(21)은 소스/드레인층의 타편(15a)의 상부분에 광을 통과시키는 부분(21a)가 있다.
포토마스크(21)를 사용하여 광(22)를 포토레지스트(21)를 향해서 선택적으로 조사한다.
제23도를 참조하여, 현상을 행하므로서 레지스트(20)의 노광부분을 제거한다.
제23도와 제24도를 참조하여 포토레지스트(20)을 마스크로 하여, 제2의 층간절연막(51)과 제1의 층간절연막(2)을 에칭하고, 소스/드레인층의 타편(15b)의 표면을 노출시키기 위한 제2의 콘택트홀(9)를 형성한다.
그후 포토레지스트(20)을 제거한다.
제25도를 참조하여, 제2의 콘택트홀(9)를 지나서, 소스/드레인층의 타편(15b)에 접속되도록 제2의 층간절연막(51)상에 스토레이지노드 배선(6)을 형성한다.
스토레이지노드 배선(6)의 표면을 캐패시터 절연막(16)으로 피복한다.
커패시터 절연막(16)을 개재시켜서, 스토레이지노드 배선(6)을 셀플레이트 전극(17)로 피복하면 종래의 DRAM이 완성한다.
종래의 다층배선구조의 반도체장치는 이상과 같이 제조되어 있어서 다음과 같은 문제점이 있었다.
즉, 제22도와 제26도를 비교참조하여, 제2의 콘택트홀를 형성할 때 포토마스크(21)이 정합이 어긋났을때에 문제가 생긴다.
포토마스크(21)의 정합이 어긋나면, 제26도와 같이 포토레지스트(20)중에 개구부가 어긋나서 형성된다.
이와같은 상태에서, 제1의 층간절연막(2)와 제2의 층간절연막(51)을 에칭하고, 제2의 콘택트홀(9)를 형성되면, 제27도를 참조하여 게이트전극(1)의 표면의 일부 및 매립비트배선층(4)의 표면의 일부가 노출하고, 필드산화막(12)가 깎인다.
제27도와 제28도를 참조하여, 제2의 콘택트홀(9)가 어긋나서 형성되면, 스토레이지노드 배선(6)을 소스/드레인층의 타편(15b)에 접속했을 때, 스토레이지노드 배선(6)이 게이트전극(1) 및 매립비트배선층(4)에도 전기적으로 접속되거나, 필드산화막이 깎여지게 되므로, 리이크 등의 원인이 된다.
더 나아가서는, DRAM의 신뢰성이 저하한다.
따라서, 상술한 방법에서는 정합의 정밀도가 대단이 엄격히 요구된다는 문제점이 있었다.
또, 제16도를 참조하여 매립비트배선층(4)가 제1의 층간절연막(2)의 위에까지 확장되어 있기 때문에, 단차가 생겨, 이후의 배선의 패터닝이 하기 힘든다는 문제가 있었다.
고로, 본 발명의 목적은 층간절연의 박막화를 할 수 있고 더 나아가서는 디바이스의 단차를 저감할 수가 있도록 개량된 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 층간절연막의 박막화를 할 수 있고 더 나아가서는 디바이스의 단차를 저감할 수가 있도록 개량된 다이나믹 랜덤 액세스 메모리를 제공하는데 있다.
본 발명의 또 다른 목적은, 정합의 정밀도를 향상시킬 수가 있도록 개량된 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 미세가공에 있어서의 마진을 확대할 수가 있도록 개량된 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 또다른 목적은, 정합의 정밀도를 향상시킬 수가 있도록 개량된 다이나믹 랜덤 액세스 메모리의 제조방법을 제공하는데 있다.
본 발명의 제1의 국면에 따른 반도체장치는 반도체기판을 구비한다.
상기 반도체기판의 표면에 제1도전층과 제2도전층이 서로 떨어져 형성되어 있다.
반도체 기판상에 층간절연막이 형성되어 있다.
상기 층간절연막중에 상기 제1도전층의 표면을 노출시키기 위한 제1의 콘택트홀이 설치되어 있다.
상기 제1의 콘택트홀내에 상기 제1의 도전층에 접촉하도록 제1의 배선층이 매립되어 있다.
상기 제1의 배선층의 표면의 위치는 상기 층간절연막의 표면과 동일하던가 그 이하로 되었다.
상기 제1의 배선층의 표면을 절연막이 덮고 있다.
상기 층간절연막중에 상기 제2의 도전층의 표면을 노출시키기 위한 제2의 콘택트홀이 설치되어 있다.
상기 제2의 콘택트홀을 지나 상기 제2의 도전층에 접촉하도록 상기 층간절연막의 위에 제2의 배선층이 설치되어 있었다.
본 발명의 제2의 국면에 따르는 반도체 장치는 반도체기판을 구비한다.
상기 반도체 기판상에 게이트전극이 설치되어 있다.
상기 반도체 기판의 표면중에서 상기 게이트전극의 양측에 한쌍의 소스/드레인층이 설치되어 있다.
상기 게이트전극을 덮도록 상기 반도체 기판상에 층간절연막이 설치되어 있다.
상기 층간절연막중에 상기 소스/드레인층의 한편의 표면을 노출시키기 위한 제1의 콘택트홀이 설치되어 있다.
상기 제1의 콘택트홀내에 상기 소스/드레인층의 한편에 전기적으로 접속되도록 매립비트배선층이 매립되어 있다.
상기 매립비트선층의 표면의 위치는 상기 층간절연막의 표면의 위치와 동일하던가 그 이하로 되었다.
상기 매립비트배선층의 표면을 절연막이 덮고 있다.
상기 층간절연막중에 상기 소스/드레인층의 타편의 표면을 노출시키기 위한 제2의 콘택트홀이 설치되어 있다.
상기 제2의 콘택트홀을 지나. 상기 소스/드레인층의 타편에 접속되도록, 상기 층간절연막상에 스토레이지노드 배선이 설치되어 있다.
상기 스토레이지노드 전극의 표면을 커패시터 절연막이 피복하고 있다.
상기 커패시터 절연막을 개재시켜서 상기 스토레이지노드 배선을 셀플레이트 전극이 피복하고 있다.
본 발명의 제3의 국면에 따르는 반도체장치의 제조방법에 있어서는, 우선 반도체 기판 표면에 제1의 도전층과 제2의 도전층이 서로 떨어져서 형성한다.
상기 반도체 기판상에 층간절연막을 형성한다.
상기 층간절연막중에 상기 제1의 도전층의 표면을 노출시키기 위한 제2의 콘택트홀을 동시에 형성한다.
상기 제1 및 제2의 콘택트홀중에, 상기 층간절연막보다도 에칭속도가 빠른 절연물을 매립한다.
상기 제2의 콘택트홀상을 레지스트로 덮고, 상기 제1의 콘택트홀중에 매립되어 있는 상기 절연물을 에칭제거한다.
상기 레지스트를 제거한다.
상기 제1의 콘택트홀을 지나서, 상기 제1의 도전층에 접속되는 제1의 배선층을 상기 반도체 기판상에 형성한다.
상기 제1의 배선층을 그 표면의 위치가 상기 층간절연막의 표면과 동일하던가 그 이하로 될때까지 에치백하고, 그것에 의해, 상기 제1의 콘택트홀내에 매립된 매립 제1배선층을 형성한다. 상기 매립 제1배선층의 표면을 절연막으로 피복한다.
상기 제2의 콘택트홀중에 매립되어 있는, 상기 절연물을 제거한다.
상기 제2의 콘택트홀을 지나서, 상기 제2의 도전층에 접속되는 제2의 배선층을 상기 층간절연막상에 형성한다.
본 발명의 제1의 국면에 따르는 반도체장치에 의하면, 제1의 배선층의 표면의 위치가 층간절연막의 표면과 동일하던가 그 이하로 되어 있으므로, 디바이스의 단차는 저감된다.
본 발명의 제2의 국면에 따르는 반도체장치에 의하면, 매립비트배선층의 표면의 위치가 층간절연막의 표면의 위치와 동일하던가 그 이하로 되어 있어서, 다이나믹 랜덤 엑세스 메모리의 단차가 저감된다.
본 발명의 제3의 국면에 따르는 반도체장치의 제조방법에 의하면, 층간절연막중에 제1의 도전층의 표면을 노출시키기 위한 제1의 콘택트홀과, 제2의 도전층의 표면을 노출시키기 위한 제2의 콘택트홀을 동시에 형성하므로 제1의 콘택트홀과 제2의 콘택트홀의 서로의 위치가 어긋나는 일이 없다.
[실시예]
이하, 본 발명의 실시예를 도면에 의해 설명한다.
[실시예1]
제1도는 실시예 1에 관한 DRAM의 단면도이다.
제1도를 참조하여, 실시예 1에 관한 DRAM은 반도체기판(13)를 구비한다.
반도체기판(13)의 표면중에는 활성영역(11)를 다른 활성영역에서 분리하기 위한 필드산화막(12)가 설치되어 있다.
반도체기판(13)의 위에, 게이트절연막(14)를 개재시켜서 게이트전극(1)이 설치되어 있다.
반도체기판(13)의 표면중에 있어서, 게이트전극(1)의 양측에 도전층인 한쌍의 소스/드레인층(15a, 15b)가 설치되어 있다.
게이트전극(1)을 덮도록, 반도체기판(13)상에 층간절연막(23)이 설치되어 있다.
층간절연막(23)중에 소스/드레인층의 한편(15a)의 표면을 노출시키기 위한 제1의 콘택트홀(10)이 설치되어 있다.
제1의 콘택트홀(10)내에 소스/드레인층의 한편(15a)에 접촉하도록, 매립비트배선층(4)가 매립되어 있다.
매립비트배선층(4)의 표면의 위치는 층간절연막(23)의 표면과 동일하게 되어 있다.
매립비트배선층(4)의 표면의 위치는 층간절연막(23)의 표면보다 아래라도 좋다.
매립비트배선층(4)는 제1의 콘택트홀(10)의 측벽면 및 저면을 피복하도록 설치된 TiN막(8)과, TiN막(8)상에 설치된 폴리실리콘막 또는 텅스텐 실리사이드막(38)으로 되어 있다.
매립비트배선층(4)의 표면을 절연막(5)이 피복하고 있다.
절연막(5)의 막두께는 0.05㎛ 이상이다.
막두께 0.05㎛ 이하면, 전기적분리를 충분히 행할수 없다.
층간절연막(23)중에는 또 소스/드레인층의 타편(15b)의 표면을 노출시키기 위한 제2의 콘택트홀(9)이 설치되어 있다.
제2의 콘택트홀(9)를 지나서, 소스/드레인층의 타편(15b)에 접속되도록 층간절연막(23)의 위에 스토레이지노드 배선(6)이 설치되어 있다.
스토레이지노드 배선(6)의 표면을 커패시터 절연막(16)이 피복하고 있다.
커패시터 절연막(16)을 개재시켜서, 스토레이지노드 배선(6)을 덮도록, 반도체기판(13)의 위에 셀플레이트 전극(17)이 설치되어 있다.
실시예 1에 관한 DRAM에서는, 매립비트배선층(4)의 표면의 위치가 층간절연막(23)의 표면의 위치와 동일하던가 그것보다 아래로 되어 있어서 디바이스의 단차가 저감된다.
다음에 제1도에 표시된 DRAM의 제조방법에 대해서 설명한다.
제2도를 참조하여, 반도체기판(13)의 표면에, 활성영역(11)을 다른 활성영역으로부터 분리하기 위한 필드산화막(12)를 형성한다.
반도체기판(13)위에 게이트절연막(14)를 개재시켜서 게이트전극(1)을 형성한다.
반도체기판(1)의 표면중에서, 게이트전극(1)의 양측에 한쌍의 소스/드레인층(15a, 15b)를 형성한다.
게이트전극(1)를 덮도록 반도체기판(13)상에 층간절연막(23)을 형성한다.
제3도를 참조하여, 층간절연막(23)상에 포토레지스트(24)를 형성한다.
포토레지스트(24)중에서, 소스/드레인층의 한편(15a)의 상부분 또, 소스/드레인층의 타편(15b)의 상부분에 개구부(9a, 10a)를 형성한다.
제3도와 제4도를 참조하여, 포토레지스트(24)를 마스크로 해서, 층간절연막(23)을 에칭하고, 그것에 의해 소스/드레인층의 한편(15a)의 표면 노출시키기 위한 제1의 콘택트홀(10)과, 소소/드레인층의 타편(15b)의 표면을 노출시키기 위한 제2의 콘택트홀(9)을 동시에 형성한다.
그후, 레지스트(24)를 제거한다.
제5도를 참조하여, 층간절연막(23)보다도 에칭속도가 빠른 절연막, 예를들면 스핀코트가 가능한 도포형 산화막(Spin On Glass)(7)를 제1의 콘택트홀(10) 및 제2의 콘택트홀(9)내에 매립되도록 반도체기판(13)의 위에 형성한다.
그후 절연막(7)을 에치백하고, 절연막(7) 표면의 위치가 층간절연막(23)의 표면의 위치보다도 아래로 되도록 한다.
제6도를 참조하여 층간절연막(3)상에 포토레지스트(25)를 형성한다.
포토레지스트(25)의 제1의 콘택트홀(10)의 위부분을 패터닝하고, 개구부(25a)를 형성한다.
제6도와 제7도를 참조하여, 포토레지스트(25)를 마스크로 하여, 절연막(7)을 이방성 또는 등방성 혹은 쌍방에 의해 에칭제거한다.
제8도를 참조하여 제1의 콘택트홀(10)의 측벽면 및 저면을 피복하도록 층간절연막(23)상에 카로메이션 스퍼터법(Collimation Sputtering)으로, TiN을 스퍼터하고, TiN막(8)을 형성한다.
그후, 제1의 콘택트홀(10)내에 매립되도록 TiN막(8)상에 폴리실리콘막 또는 텅스텐 실리사이드막(48)을 CVD법으로 형성한다.
제8도와 제9도를 참조하여 폴리실리콘막 또는 텅스텐 실리사이드막(48) 및 TiN막(8)를 에치백 또는 화학적 · 기계적 연마법 등으로 연마하므로서, 제1의 콘택트홀(10)내에 매립된 매립비트배선층(4)를 형성한다.
에치백 또는 CMP법 등에 의한 연마조건은 매립비트배선층(4)의 표면의 위치가 층간절연막(23)의 표면과 동일하든가 그 이하가 되도록 선택된다.
제10도를 참조하여, 매립비트배선층(4)의 표면에 접촉하도록 반도체기판위에 제2의 절연막(27)를 형성한다.
제11도를 참조하여, 제2의 절연막(27)위에 있어서, 매립비트배선층(4)의 상부분에게만, 레지스트(28)을 형성한다. 제11와 제12도를 참조하여, 레지스트(28)을 마스크로 하여, 제2의 절연막(27)을 패터닝하고, 또한 절연막(7)를 제거한다.
절연막(7)의 에칭속도는 층간절연막(23)의 그것보다도 빠르므로, 이때의 에칭시 층간절연막(23)은 에칭되지 않는다.
절연막(7)의 제거에 의해, 소스/드레이 영역의 타편(15b)이 표면의 노출한다.
제13도를 참조하여, 제2의 콘택트홀(9)내에 매립되도록 반도체기판(13)의 위에 폴리실리콘막을 형성하고, 이것을 패터닝하여, 스토레이지노드 배선(6)를 형성한다.
그후 스토레이지노드 배선(6)의 표면을 커패시터 절연막(16)으로 피복한다.
커패시터 절연막(16)을 개재시켜서 스토레이지노드 배선(6)를 피복하도록 셀플레이트 전극(17)를 형성하면 DRAM이 완성한다.
본 실시예에 의하면, 제3도와 제4도를 참조하여 레지스트막(24)중에 제1의 콘택트홀(10)을 형성하기 위한 개구부(10a)와 제2의 콘택트홀을 형성하기 위한 개구부(9a)를 동시에 형성하므로, 제1의 콘택트홀과 제2의 콘택트홀의 서로의 위치 어긋나는 일은 없다.
또, 포토마스크를 레지스트에 정합하는 공정이 1회 감하고, 토털의 정합의 정밀도는 종전법에 비하여 향상한다.
그 결과, 미세가공에 있어서의 마진이 확대한다.
또 제4도를 참조하여, 제1의 콘택트홀(10)과 제2의 콘택트홀(9)를 동시에 형성하므로, 층간절연막을 1층 형성하면 충분하다.
그때문에 토털의 층간절연막의 막두께를 종전보다도 얇게할 수가 있고, 더 나아가서는 디바이스의 단차를 저감시킬 수가 있다.
[실시예2]
실시예 1에 있어서는 반도체장치의 예로서 DRAM을 예시했지만. 본 발명은 이에 한하지 않고, 본 발명을 제14도에 표시하는 바이폴라 트랜지스터에 적용할 수도 있다.
제1도와 제14도를 비교하여, 한편의 스토레이지노드 배선(6)이 콜렉터 전극(29)에 상당하며, 매립비트배선층(4)가 베이스전극(30)에 상당하고, 타편의 스토레이지노드 배선(6)이 이미터전극(31)에 대응한다.
이와같은 바이폴라 트랜지스터에 본 발명을 적용해도 층간절연막의 막두께를 얇게할 수 있고, 더 나아가서는 디바이스의 단차를 저감할 수가 있다.
또 제14도에 표시하는 바이폴라 트랜지스터의 형성은 제2도~제13도에 표시하는 방법에 준해서 행하여진다.
그 결과, 콜렉터전극(29)를 형성하기 위한 콘택트홀(29a), 베이스전극(30)을 형성하기 위한 콘택트홀(30a), 이미터전극(31)을 형성하기 위한 콘택트홀(31a)을 형성하는데 있어서, 이들을 동시에 형성하므로, 토털의 정합의 정밀도를 종래에 비하여 향상시킬 수가 있다.
이상 설명한바와 같이 본 발명의 제1의 국면에 따르는 반도체장치에 의하면 제1의 배선층의 표면의 위치가 층간절연막의 표면과 동일하던가 그 이하로 되어 있으므로 디바이스의 단차를 저감할 수가 있다.
본 발명의 제2의 국면에 따르는 반도체장치에 의하면 매립비트배선층의 표면의 위치가 층간절연막의 표면과 동일하던가 그 이하로 되어 있으므로, 단차가 저감됨 DRAM이 된다.
본 발명의 제3의 국면에 따르는 반도체장치의 제조방법에 의하면 제1의 도전층의 표면을 노출시키기 위한 제1의 콘택트홀과, 제2의 도전층의 표면을 노출시키기 위한 제2의 콘택트홀을 동시에 형성하므로, 제1의 콘택트홀과 제2의 콘택트홀의 서로의 위치가 어긋나는 일은 없다.
또 포토레지스트 정합공정이 1회 감하고, 토털의 정합의 정밀도를 종전 방법에 비하여 향상시킬 수가 있다.
그 결과 미세가공에서의 마진을 확대시킬 수가 있다.

Claims (10)

  1. 반도체기판과, 상기 반도체기판의 표면에 서로 떨어져 형성된 제1도전층과 제2도전층과, 상기 반도체기판의 위에 형성된 층간절연막을 구비하고 상기 층간절연막중에는, 상기 제1도전층의 표면을 노출시키기 위한 제1의 콘택트홀이 설치되어 있고, 상기 제1의 콘택트홀내에 상기 제1의 도전층에 접촉하도록 매립된 제1의 배선층을 구비하고, 상기 제1의 배선층의 표면의 위치는 상기 층간절연막의 표면과 동일하던가 그 이하로 되어 있고, 상기 제1의 배선층의 표면을 덮는 절연막과, 상기 층간절연막중에 설치되어, 상기 제2도전층의 표면을 노출시키기 위한 제2의 콘택트홀과, 상기 제2의 콘택트홀을 지나서, 상기 제2의 도전층에 접촉하도록, 상기 층간절연층의 위에 설치된 제2의 배선층을 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 절연막의 막두께는 0.05㎛ 이상인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 반도체장치는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치.
  4. 반도체기판과, 상기 반도체기판의 위에 설치된 게이트전극과, 상기 반도체기판의 표면중에서, 상기 게이트전극의 양측에 설치된 한쌍의 소스/드레인층과, 상기 게이트전극을 덮도록 상기 반도체기판의 위에 설치된 층간절연막을 구비하고, 상기 층간절연막중에는 상기 소스/드레인층의 한편의 표면을 노출시키기 위한 제1의 콘택트홀이 설치되어 있고, 상기 제1의 콘택트홀내에 상기 소스/드레인층의 한편에 전기적으로 접속되도록 매립된 매립비트배선층을 구비하고, 상기 매립비트배선층의 표면의 위치는, 상기 층간절연막의 표면의 위치와 동일하던가 그 이하로 되어 있고, 상기 매립비트배선층의 표면을 덮는 절연막과, 상기 층간절연막중에 설치되어, 상기 소스/드레인층의 타편의 표면을 노출시키기 위한 제2의 콘택트홀과, 상기 제2의 콘택트홀을 지나서, 상기 소스/드레인층의 타편에 접속되도록, 상기 층간절연막의 위에 설치된 스토레이지노드 배선과, 상기 스토레이지노드 배선의 표면을 피복하는 커패시터 절연막과, 상기 커패시터 절연막을 개재시켜서 상기 스토레이지노드 배선을 피복하는 셀플레이트전극을 구비한 것을 특징으로 하는 반도체장치.
  5. 반도체기판의 표면에서 제1도전층과 제2의 도전층을 서로 떨어지게하여 형성하는 공정과, 상기 반도체기판의 위에 층간절연막을 형성하는 공정과. 상기 층간절연막중에 상기 제1의 도전층의 표면을 노출시키기 위한 제1의 콘택트홀과, 상기 제2의 도전층의 표면을 노출시키기 위한 제2의 콘택트홀을 동시에 형성하는 공정과, 상기 제1 및 제2의 콘택트홀중에, 상기 층간절연막보다도 에칭속도가 빠른 절연물을 매립하는 공정과, 상기 제2의 콘택트홀의 위를 레지스트로 덮고, 상기 제1의 콘택트홀중에 매립되어 있는 상기 절연물을 에칭제거하는 공정과. 상기 레지스트를 제거하는 공정과, 상기 제1의 콘택트홀을 지나서, 상기 제1의 도전층에 접속되는 제1의 배선층을 상기 반도체기판의 위에 형성하는 공정과, 상기 제1의 배선층을 그 표면의 위치가 상기 층간절연의 표면과 동일하던가 그 이하로 될 때까지 깎어서, 상기 제1의 콘택트홀내에 매립된 매립 제1배선층을 형성하는 공정과, 상기 매립 제1배선층의 표면을 절연막으로 피복하는 공정과, 상기 제2의 콘택트홀중에 매립되어 있는 상기 절연물을 제거하는 공정과, 상기 제2의 콘택트홀을 지나서 상기 제2의 도전층에 접속되는 제2의 배선층을 상기 층간절연막의 위에 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 제1의 배선층을 형성하는 공정은 상기 제1의 콘택트홀의 측벽 및 저면을 피복하도록, 상기 반도체기판의 위에 TiN막을 형성하는 공정과, 상기 TiN막상에, 폴리실리콘막 또는 WSi막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 TiN막의 형성은 카로메이션 스퍼터법에 의해 TiN를 스퍼터하므로서 행하여지는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제5항에 있어서, 상기 제1의 배선층을 에치백 또는 화학적/기계적 연마법에 의해 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제5항에 있어서, 상기 층간절연막보다도 에칭속도의 빠른 절연물은 스핀코트가 가능한 도포형 산화막에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 절연물은 스핀 온 글라스(spin on glass)막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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