KR0180287B1 - 반도체장치의 배선구조 및 그의 제조방법 - Google Patents

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Abstract

이 발명의 반도체 장치의 배선구조 및 그의 제조방법에 의하면 게이트 전극(4)과 이 게이트 전극(4)의 근방에 설치된 활성영역(2a)과 이 게이트 전극(4)과 활성영역 (2a)을 노출하는 콘택트홀(13)내에 제1매립층(15)이 형성되어 있다.
이것에 의해, 콘택트홀(13)은 용이하게 형성되어, 또 제1매립층(15)은 충분 낮은 배선저항치를 가지고 있다.
이것에 의해 국소배선구조의 패터닝을 용이하게 하고, 또한, 충분배선 저항의 낮은 국소배선 저항의 낮은 국소배선구조를 가지는 반도체 장치의 배선구조 및 그의 제조방법을 제공한다.

Description

반도체 장치의 배선구조 및 그의 제조방법
제1도는 본 발명에 의거한 제1실시예에 있어서 반도체 장치의 배선구조를 표시하는 제1단면도.
제2도∼제4도는 본 발명에 의거한 제1실시예에 있어서 반도체 장치의 배선구조의 제조방법을 표시하는 제1∼제3 공정도.
제5도는 본 발명에 의거한 제1실시예에 있어서 반도체 장치의 배선구조를 표시하는 제2단면도.
제6도는 본 발명에 의거한 제2실시예에 있어서 반도체 장치의 배선구조를 표시하는 제1단면도.
제7도∼제9도는 본 발명에 의거한 제2실시예에 있어서 반도체 장치의 배선구조의 제조방법을 표시하는 제1∼제3 공정도.
제10도는 본 발명에 의거한 제2실시예에 있어서 반도체 장치의 배선구조를 표시하는 제2단면도.
제11도는 본 발명에 의거한 제3실시예에 있어서 반도체 장치의 배선구조를 표시하는 단면도.
제12도∼제13도는 본 발명에 의거한 제3실시예에 있어서 반도체 장치의 배선구조의 제조방법을 표시하는 제1∼제2 공정도.
제14도는 본 발명에 의거한 제4실시예에 있어서 반도체 장치의 배선구조를 표시하는 단면도.
제15도∼제18도는 본 발명에 의거한 제4실시예에 있어서 반도체 장치의 배선구조의 제조방법을 표시하는 제1∼제4 공정도.
제19도는 본 발명에 의거한 제5실시예에 있어서 반도체 장치의 배선구조를 표시하는 단면도.
제20도∼제22도는 본 발명에 의거한 제6실시예에 있어서 반도체 장치의 배선구조의 제조방법을 표시하는 제1∼제3 공정도.
제23도는 본 발명에 의거한 제6실시예에 있어서 반도체 장치의 배선구조를 표시하는 단면도.
제24도∼제26도는 본 발명에 의거한 제6실시예에 있어서 반도체 장치의 배선구조의 제조방법을 표시하는 제1∼제3 공정도.
제27도는 본 발명에 의거한 제6실시예에 있어서 반도체 장치의 배선구조를 다른 구조를 표시하는 단면도.
제28도는 종래 기술에 있어서 반도체 장치의 배선구조를 표시하는 단면도.
제29도∼제34도는 종래 기술에 있어서 반도체 장치의 배선구조의 제조방법을 표시하는 제1∼제6 공정도.
본 발명은 반도체 장치의 배선구조 및 그의 제조방법에 관하여 보다 특정적으로는 반도체 장치의 미세화를 도모하기 위한 국소배선구조를 가지는 반도체 장치의 배선구조 및 그의 제조방법에 관한다.
근년 반도체 장치에는 동작의 고속화 및 반도체 장치의 미세화의 요구가 높아지고 있다.
이 2개의 요구를 만족시키기 위해, 반도체 장치의 내부에 사용되는 배선구조를 소위 국소배선 구조로 하든지, 또 도전층의 일부에 실리사이드 층을 도입하는 것에 의한 도전층의 저 저항화를 도모하든지 하고 있다.
여기에서 종래의 국소배선 구조를 가지는 반도체 장치에 관하여, 제28도를 참조하여 설명한다.
실리콘 기판(1)의 주표면의 위에, 게이트 산화막(10)을 개재하여 게이트전극4이 형성되어 있다.
게이트 전극(4)의 위에 게이트 전극(4)의 저 저항화를 도모하기 위한 실리사이드막(5)이 형성되어 있다.
게이트 전극(4) 및 실리사이드막(5)의 측벽은 측벽산화막(6)에 의해 덮여져 있다. 실리콘 기판(1)의 주표면에서 소정깊이에 걸고, 소스/드레인 영역을 형성하는 활성영역(2a,2b)이 형성되어 있다.
이 활성영역(2a,2b)의 주표면에는 이 활성영역(2a,2b)의 저저항화를 도모하기 위한 실리사이드층(3a,3b)이 형성되어 있다.
여기에서 게이트 전극(4)과 활성영역(2a)을 접속하기 위하여 티탄층(7)과 티탄나이트라이드층(8)에서 되는 국소배선이 형성되어 있다.
또 게이트 전극(4), 티탄층(7) 및 티탄나이트라이드층(8)은 층간 산화막(9)에 의해 덮여져 있다.
다음에, 상기 국소배선 구조를 가지는 반도체 장치의 제조공정에 관하여 설명한다.
우선 제30도를 참조하여 실리콘 기판(1)의 위에 실리콘 산화막 등에서 되는 게이트 산화막(10)를 개재하여 플리실리콘 등에서 되는 소정형상의 게이트 전극(4)을 형성한다.
그후 이 게이트 전극(4)을 마스크로서 실리콘 기판(1)에 불순물을 도입하여 활성영역(2a,2b)을 형성한다.
다음에 제31도를 참조하여 실리콘 기판(1)의 위에 실리콘 산화막 등을 소정 두께 퇴적하고, 이방성 에칭을 행하는 것에 의해, 게이트 전극(4)의 측벽에 측벽산화막(6)을 형성한다.
다음에, 제32도를 참조하여, 실리콘 기판(1)의 표면에, 스패터링 법에 의해 Co막 혹은 Ti막3의 퇴적한다.
그후 램프어니일을 행하고 게이트 전극(4)의 상층 및 활성영역(2a,2b)의 상층에 제33도에 표시함과 같이, 실리사이드막(5) 및 실리사이드층(3a,3b)을 형성한다.
다음에 제33도를 참조하여, 실리콘 기판(1)의 표면 전면에 스패터링법에 의해, 티탄층(7) 및 티탄 나이트라이드층(8)을 퇴적한다.
그후, 제35도를 참조하여, 티탄 나이트라이드층(8)의 위에 소정의 패턴 형상을 가지는 레지스트막(12)을 형성하고, 이 레지스트막(12)을 마스크로서, 티탄 나이트라이드층(8)과 티탄층(7)의 에칭을 행한다.
그후, 레지스트막(12)을 제거한 후 실리콘 기판(1)의 상전면에 층간산화막(9)을 퇴적하는 것에 의해 국소배선 구조를 가지는 반도체 장치가 완성한다.
그렇지만 상기 반도체 장치의 국소배선구조에는 이하에 표시함과 같은 문제점이 있다.
우선 제34도 및 제35도로 표시한 티탄층(7) 및 티탄나이트라이드층(8)의 패터닝 공정에 있어서, 게이트 전극(4)과 활성영역(2b)에 형성된 실리사이드막(5) 및 실리사이드층(3b)이 티탄층(7) 및 티탄나이트라이드층(8)의 에천트에 대하여 거의 동일속도로 에칭되어 버린다.
따라서, 제35도에 표시함과 같이 티탄층(7) 및 티탄나이트라이드층(8)을 실리사이드막(5) 및 실리사이드층(3b)의 상면에서 깨끗이 패터닝하기 위하여는 매우 곤란한 작업이 요구되어 버린다.
또, 패터닝 작업을 보다 용이하게 하기 위하여는, 티탄층(7) 및 티탄나이트라이드층(8)의 막두께를 가능한한 얇게 하면 좋지만, 티탄층(7) 및 티탄나이트라이드층(8)이 막두께를 얇게하여 버리면, 국소배선의 저항치가 높게되어, 반도체 장치의 동작에 악영향이 나와버린다는 문제점이 있다.
이 발명의 목적은, 충분저항치의 낮은 국소배선을 가지는 반도체 장치의 배선구조를 제공하는 것에 있다.
이 발명의 다른 목적은 국소배선의 패터닝을 용이하게 하는 반도체 장치의 배선구조의 제조방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해 이 발명의 반도체 장치의 배선 구조의 하나의 국면에 있어서는, 제1도전층과 상기 제1도전층의 근방에 설치된 제2도전층과 상기 제1도전층과 상기 제2도전층을 덮고, 상기 제1도전층의 소정의 영역과 상기 제2도전층의 소정의 영역을 노출하는 콘택트홀을 가지는 층간 절연막과 상기 콘택트홀 내에 매립되어 상기 제1도전층과 상기 제2도전층을 전기적으로 접속하는 금속매립층을 구비하고 있다.
이 반도체 장치의 배선구조에 의하면, 이 발명에 있어서 바람직한 것은, 상기 측벽절연막의 표면에 질화막을 가지고 있다.
금속매립층은 층간절연막에 설치된 콘택트 홀의 높이와 거의 동일두께로 하는 것이 할 수 있다.
따라서, 이 금속매립층의 저항치는 충분낮게되어 저 저항의 국소배선 구조를 실현하는 것이 가능케 된다.
상기 목적을 달성하기 위해 이 발명의 반도체 장치의 배선구조 다른 국면에 있어서는, 반도체 기판의 위에 절연막을 개재하고 측면이 측벽절연막으로 덮여진 게이트 전극과 상기 게이트 전극의 근방에 있어서, 상기 반도체 기판의 주표면에서 소정의 깊이에 걸어 형성된 활성영역과, 상기 게이트 전극과 상기 활성영역을 덮어 상기 게이트 전극의 상면의 소정의 영역과 상기 활성영역의 주표면의 소정의 영역을 노출하는 콘택트홀을 가지는 층간절연막과, 상기 콘택트홀 내에 매립되어 상기 게이트전극과 상기 활성영역을 전기적으로 접속하는 매립도전층을 구비하고 있다.
이 반도체 장치의 배선구조에 의하면, 매립도전층은, 층간 절연막에 설치된 콘택트홀의 높이와 거의 동일두께로 하는 것이되어, 저항치의 충분낮은 매립도전층이 형성된다.
따라서 저저항의 국소배선구조를 실현하는 것이 가능케 된다.
다음에 상기 목적을 달성하기 위해 이 발명의 반도체 장치의 배선구조의 제조방법은 이하의 공정을 구비하고 있다.
우선, 반도체 기판의 소정의 영역에 제1도전층이 형성된다.
그후 상기 반도체 기판의 상기 제1도전층의 근방에 제2도전층이 형성된다.
다음에 상기 반도체 기판의 전면을 덮도록 제1층간 절연막이 형성된다.
그후, 상기 제1층간 절연막에, 포토리소그래피기술에 의해 상기 제1도전층과 상기 제2도전층에 통하는 제1콘택트홀이 형성된다.
다음에 상기 제1층간 절연막의 전면에 금속층을 퇴적하고, 에치백을 행하는 것에의해, 상기 제1콘택트홀 내에 상기 제1도전층과 상기 제2도전층에 전기적으로 접속된 제1금속매립층이 형성된다.
이 반도체 장치의 배선구조의 제조방법에 의하면 층간 절연막의 콘택트홀의 에칭시에 제1도전층의 표면 및 제2도전층의 표면이 에칭되는 것이 없기 때문에, 용이하게 콘택트홀을 형성하는 것이 할 수 있다.
또 제1금속매립층의 에칭시에 있어서도 층간 절연막은 금속층위에 찬트에 대하여는 에칭되지 않기 때문에, 용이하게 제1금속 매립층의 에칭을 행하는 것이 할 수 있다.
바람직한 것은 상기 반도체 기판의 소정의 영역에 제3도전층을 형성하는 공정을 더 구비하고, 상기 제1콘택트홀을 형성하는 공정은, 상기 제1층간 절연막에 상기 제2도전층을 통하는 제2콘택트홀을 형성하는 공정을 포함하고, 상기 제2금속 매립층을 형성하는 공정은 상기 제2콘택트홀내에 상기 제3도전층에 전기적으로 접속하는 제2금속매립층을 형성하는 공정을 포함하고 있다.
이와같이, 제1콘택트홀내에 제1금속매립층이 형성되는 국소배선구조를 사용하는 것에 의해, 다른 영역에 있어서는 제2콘택트홀의 형성이나, 제2금속매립층의 형성을 동시에 행하는 것이 되어, 반도체 장치의 제조공정수를 반감시키는 것이 가능케 된다.
더 바람직한 것은, 상기 제2금속매립층을 형성하는 공정은, 상기 제2금속매립층의 에지백시에 상기 제1층간 절연막의 위에 상기 제2금속매립층에 접속하는 배선층을 형성하는 공정을 포함하고 있다.
이것에 의해, 제2금속층과 배선층이 동시에 형성되기 때문에 반도체 장치의 제조공정수를 감소시키는 것이 가능케 된다.
이것에 의해, 제2금속매립층에 직접 제1전극이 형성되기 때문에 콘택홀 내에 있어서 배선구조의 간소화를 도모하는 것이 가능케 된다.
더 바람직한 것은 상기 제2금속매립층을 형성하는 공정과 상기 제1전극을 형성하는 공정의 사이에, 상기 제3콘택트홀내에 제3금속매립층을 형성하는 공정을 포함하고 있다.
이것에 의해 제2층간 절연막의 막두께 차가 비교적 두꺼운 경우에 있어서도, 제3콘택트홀내에 제3금속매립층이 형성되어 있음으로, 제1 및 제3콘택트홀로 하는 2단계의 콘택트홀로 되어, 각 콘택트홀에 있어서 애스펙트비를 실질적으로 작게하는 것이 할 수 있다.
또, 국면배선의 상방에, 제1전극을 형성하는 것도 가능케 되어, 반도체 장치의 미세화를 더 도모하는 것이 가능케 된다.
더 바람직한 것은 더 이하의 공정을 구비하고 있다.
상기 반도체 기판의 소정의 영역에 제4도전층이 형성된다.
상기 제1콘택트홀의 형성시에 상기 제4도전층에 통하는 제4콘택트홀이 상기 제1층간 절연막에 형성된다.
상기 제1금속 매립층의 형성시에 상기 제4도전층에 전기적으로 접속하는 제4금속매립층이 형성된다.
상기 제1층간 절연막의 표면을 화학적 기계적 연마법에 의해 평탄화 된다.
상기 제1층간 절연막의 위에 제2층간 절연막이 형성된다.
상기 제1층간 절연막에, 포토리소그래피 기술을 사용하여 상기 제2콘택트홀에 통하는 제3콘택트홀과 상기 제4콘택트홀에 통하는 제5콘택트홀이 형성된다.
상기 제3콘택트홀에 상기 제2금속매립층과 전기적으로 접속된 제1전극과, 상기 제5콘택트홀에 상기 제4금속매립층과 전기적으로 접속된 제2전극이 형성된다.
이것에 의해 제1층간 절연막의 표면이 평탄화되어 있음으로, 제3콘택트홀과 제5콘택트홀의 애스펙트비를 일정하게하는 것이 가능하다.
이 때문에, 제3콘택트홀 및 제5콘택트홀 내에 형성되는 제1전극 및 제2전극의 패터닝을 동일한 조건으로 행하는 것이 가능케 된다.
더 바람직한 것은, 상기 제2금속매립층을 형성하는 공정은, 상기 제2금속층이 상면이 상기 제2콘택트홀에서 돌출하도록 패터닝 된다.
이것에 의해, 제2콘택트홀의 위에 형성되는 콘택트홀의 애스펙트비를 작게 하는 것이 가능케 된다.
더 바람직한 것은 상기 제1도전층을 형성하는 공정은 상기 반도체 기판의 위에 게이트 산화막을 개재하여 소정형상의 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측벽에 측벽절연막을 형성하는 공정과, 상기 측벽절연막의 위에 질화막을 형성하는 공정을 구비하고 있다.
이것에 의해, 제1층간 절연막과 측벽절연막이 동일 재질에서 되는 절연막으로 있어도, 제1콘택트홀의 형성시에 측벽절연막이 에칭되는 것이 없다.
[실시예 1]
이하 이 발명에 의거한 제1실시예에 있어서 반도체 장치의 배선구조에 관하여 제1도를 참조하여 설명한다.
역시 실리콘 기판(1)의 주표면에 게이트 산화막(10)을 개재하여 게이트 전극(4)이 형성되어 있다.
게이트 전극(4)의 상층에는 게이트 전극(4)의 저저항화를 도모하기 위한 실리사이드막(5)이 형성되어 있다.
게이트 전극(4) 및 실리사이드막(5)의 측벽에는 측벽산화막(6)에 의해 덮어져 있다.
실리콘 기판(1)의 주표면에서 소정깊이에 걸이 소스/드레인 영역을 구성하는 제1활성영역(2a,2b)이 형성되어 있다.
이 제1활성영역(2a,2b)의 주표면에는, 이 제1활성영역(2a,2b)의 저저항화를 도모하기 위한 실리사이드층(3a,3b)이 형성되어 있다.
게이트 전극(4) 및 제1활성영역(2a,2b)의 상면은, 제1층간 산화막(9)에 의해 덮여져 있다.
이 제1층간 산화막(9)에는, 게이트 전극(4)의 소정의 영역과, 제1활성영역(2a)의 소정의 영역을 노출하는 제1콘택트홀(13)이 형성되어 있다.
이 제1콘택트홀(13)에는 게이트 전극(4)과 제1활성영역(2a)을 전기적으로 접속하기위한 텅스텐 등의 금속층에서 되는 제1매립층(15)이 형성되어 있다.
제1층간 산화막(9)의 상부 및 제1매립층(15)의 상부는, 제2층간 산화막에 의해 덮여져 있다.
상기 구조에서 되는 국소배선구조에 의하면, 제1매립층(15)이 제1콘택트홀(13)내에 설치되어, 이 제1매립층(15)의 막두께는, 제1콘택트홀(13)의 높이과 거의 동일로 하는 것이 가능하다.
따라서, 이 제1매립층(15)은 충분 저저항화를 도모하는 것이 되어, 미세화를 유지한 대로 저저항의 국소배선구조를 실현하는 것이 가능하다.
다음에 상기 구조에서 되는 국소배선구조의 제조방법에 관하여 제2도 내지 제4도를 참조하여 설명한다.
우선 제2도를 참조하여 반도체 기판(1)의 위에 종래기술로 설명한 제30도∼제33도와 동일공정을 거치는 것에 의해 게이트 전극(4)을 형성한다.
그후, 실리콘 기판(1)의 표면 전면에 소정두께의 제1층간 산화막(9)을 퇴적한다.
그후, 제1층간 산화막(9)의 표면에 소정의 패턴을 가지는 레지스트막(14)을 포토리소그래피 기술을 사용하여 성막하고, 이 레지스트막(14)을 마스크로서, 게이트 전극(4) 및 제1활성영역(2a)의 소정의 영역이 노출하는 콘택트홀(13)을 형성한다.
다음에 제3도를 참조하여 실리콘 기판(1)표면 전면에, CVD법에 의해 텅스텐 등에서 되는 금속층(15)을 소정두께 퇴적한다.
그후, 제4도를 참조하여 금속층(15)을 에치백하는 것에 의해 콘택트홀(13)의 내부에 제1매립층(15)을 형성한다.
그후, 실리콘 기판(1)의 표면 전면에 제2층간 산화막(16)을 퇴적하는 것에 의해, 제1도에 표시하는 반도체 장치의 배선구조가 완성한다.
상기 제조방법에 의하면 제1층간 산화막(9)의 콘택트홀(13)의 개구시에는 실리사이드막(5) 및 실리사이드층(3a)이 에칭되는 것이 없기 때문에, 용이하게 콘택트홀(13)을 개구하는 것이 가능하다.
또, 제1매립층(15)의 에지백 공정에 있어서도 층간 산화막(9)은 금속층(15)의 에천트에 대하여는 에치되지 않기 때문에 용이하게 제1매립층(15)의 에지백을 행하는 것이 가능하다.
역시 본 실시예에 있어서는, 콘택트홀(13)내에 텅스텐에서 되는 제1매립층(15)을 형성하도록 하였지만, 이것에 한하지 않고 사전에 콘택트홀(13)의 내부에 티탄이나 질화티탄 등을 스패터링에 의해 퇴적한 후에 제1매립층(15)을 형성하도록 하여도 동일한 작용효과를 얻는 것이 가능하다.
또 제1도에 있어서, 게이트 전극(4) 및 제1활성영역(2a,2b)의 저저항화를 도모하기 위하여 실리사이드막(5) 및 실리사이드층(3a,3b)을 설치하도록 하고 있지만, 제5도에 표시함과 같이 게이트 전극(4) 및 제1활성영역(2a,2b)의 표면이 실리사이드화 되어 있지 않은 반도체 장치에 있어서도, 동일한 작용효과를 얻는 것이 가능하다.
또, 상기 제1매립층(15)의 형성에 있어서, 텅스텐 등에서 되는 금속층을 CVD법에 의해 퇴적시켰지만, 이것에 한하지 않고, 예컨대 텅스텐을 선택 성장시키는 것에 따라서도, 제1매립층(15)을 형성하는 것은 가능하다.
[실시예 2]
다음에, 이 발명에 의거한 제2실시예에 관하여 제6도를 참조하여 설명한다.
이 제2실시예에 있어서는, 제1실시예로 표시한 국소 배선구조와 함께 다른 영역의 실리콘 기판(1)의 표면에 있어서 통상의 배선구조를 형성한 것이다.
따라서, 실리콘 기판(1)의 표면에는 제1도로 표시한 국소배선구조와 함께 제2활성영역(2c)과 이 제2활성영역(2c)에 통하는 제2콘택트홀(17) 및 제3콘택트홀(19)과 제2콘택트홀(17)내에 형성된 제2매립층(18) 및 제3콘택트홀(19)내에 설치된 제3매립층(20)이 형성되어, 더 제2층간 절연막(16)의 위에, 제3매립층(20)에 접속된 제1알루미 배선층(21)이 설치되어 있다.
다음에 상기 구조에서 되는 반도체 장치의 제조공정에 관하여 제7도 내지 제9도를 참조하여 설명한다.
우선, 제7도를 참조하여 실리콘 기판(1)상에 제1층간 절연막(9)을 퇴적하고 게이트 전극(4) 및 제1활성영역(2a)에 통하는 콘택트홀(13)과, 제2활성영역(2c)에 통하는 콘택트홀17을 동시에 형성한다.
다음에, 제8도를 참조하여, 제1층간 산화막(9)의 위에 예컨대 CVD법에 의해 텅스텐 등의 금속층을 퇴적하고, 에지백을 행하는 것에 의해 제1콘택트홀(13)에 제1매립층(15)고, 제2콘택트홀(17)에 제2매립층(18)을 동시에 형성한다.
다음에 제9도를 참조하여 제1층간 산화막(9)의 위전면에 제2층간 산화막(16)을 퇴적한후, 제2콘택트홀(17)에 통하는 제3콘택트홀(19)을 제2층간 산화막(16)에 형성한다.
그후, 재차 제2층간 산화막(16)의 위에 텅스텐 등에서 되는 금속층을 CVD법에 의해 퇴적하고, 에지백을 행하는 것에의해, 제3콘택트홀(19)내에 제3매립층(20)을 형성한다.
그후, 제2층간 산화막(16)의 위에 알루미 배선층을 퇴적하고, 소정의 형상에 패터닝하는 것에 의해, 제16도에 표시하는 반도체 장치가 완성한다.
이상과 같이, 이 제2의 실시예에 의하면, 제1실시예로 표시한 국소배선구조를 사용하는 것에 의해 다른 영역에 있어서 배선층을 동시에 형성하는 것이 가능케되어, 반도체 장치의 제조공정수를 반감시키는 것이 가능케 된다.
역시 상술한 제2의 실시예에 있어서는 제3콘택트홀(19)내에 제3매립층(20)을 형성하도록 하였지만, 제2층간 절연막(16)의 막두께를 얇게하는 것이 가능하다면, 제3콘택트홀(19)의 애스펙트비가 작게되기 때문에, 제10도에 표시함과 같이 제2층간 산화막(16)의 위에 직접 제1알루미 배선층(21)을 설치하도록 하여도 상관없다.
[실시예 3]
다음에 이 발명에 의거한 제3실시예에 관하여 제11도를 참조하여 설명한다.
이 제3실시예에 있어서는 상술한 제2의 실시예로 표시한 구조에 가하여 더 다른 게이트 전극에 통하는 배선구조를 가지는 것으로서, 실리콘 기판(1)상의 다른 영역에는, 게이트 산화막(10)을 개재하여 게이트 전극(4a)이 형성되어, 이 게이트 전극(4)에는 제1층간 산화막(9)에 형성된 제4콘택트홀(23)과, 이 제4콘택트홀(23)내에 제4매립층(24)이 형성되어, 더 제2층간 산화막(16)에는 제4콘택트홀(23)에 통하는 제5콘택트홀(25)과, 이 제5콘택트홀(25)내에 설치된 제5매립층(26)이 형성되어 있다.
더 제5매립층(26)에는 제2알루미 배선층(27)이 형성되어 있다.
다음에, 상기 구조에서는 반도체 장치의 제조방법에 관하여, 제12도 및 제13도를 참조하여 설명한다.
우선, 게이트 전극(4),(4a)를 덮도록 제1층간 산화막(9)을 퇴적한 후 제1콘택트홀(13), 제2콘택트홀(17) 및 제4콘택트홀(23)을 리소그래피 기술을 사용하여 동시에 노출한다.
그후, 제12도에 표시함과 같이, 제1층간 산화막(9)의 위 전면에 텅스텐 등에서 되는 금속층(15)A을 CVD법 등에 의해 소정두께 퇴적한다.
다음에 제13도를 참조하여, 도전층(15A) 및 제1층간 산화막(9)의 표면을 화학적 기계적 연마법에 의해, 평탄화를 행한다.
이것에 의해 제1콘택트홀(13)의 내부에 제1매립층(15), 제2콘택트홀(17)내에 제2매립층(18) 및 제4콘택트홀(23)내에 제4매립층(24)이 형성된다.
또, 화학적 기계적 연마법에 의해 평탄화를 행하고 있기 때문에, 제1층간 산화막(9)의 표면과 제1매립층(15), 제2매립층(18) 및 제4매립층(24)의 표면은 평탄한 상태로 되어 있다.
이와같은 상태에 있어서, 제2실시예로 설명한 제9도 및 제10도와 동일 공정을 거치는 것에 의해, 제4콘택트홀(23)의 위에 제5콘택트홀(25)을 개구하고, 이 제5콘택트홀(25)내에 제5매립층(26)을 형성한다.
더 이 제5매립층(26)에 접속하는 제2알루미 배선층(27)을 형성한다.
이상, 이 실시예에 있어서는 제1매립층(15), 제2매립층(18) 및 제4매립층(24)을 형성하기 위한 도전층(15A)을 형성한 후에 화학적 기계적 연마법에 의해 표면의 평탄화를 행하고 있다.
그 때문에 제2매립층(18) 및 제4매립층(24)상에 형성되는 제3콘택트홀(19) 및 제5콘택트홀(25)의 애스펙트비가 동등하게 되기 때문에, 제3매립층(20) 및 제5매립층(26)을 동일조건으로 형성하는 것이 가능케된다.
[실시예 4]
다음에, 이 발명에 의거한 제4실시예에 관하여, 제14도를 참조하여 설명한다.
이 제4실시예에 있어서는, 제1실시예로 표시한 국소배선구조와 함께 다른 영역에 있어서, 제1층간 산화막(9)의 위에 배선패턴구조를 가지는 제2매립층(18)을 형성하도록 한 것이다.
다음에, 상술한 반도체 장치의 제조방법에 관하여, 제15도 내지 제18도를 참조하여 설명한다.
우선, 제15도를 참조하여, 실리콘 기판(1)의 위에 제1층간 산화막(9)을 퇴적한후, 포토리소그래피 기술을 사용하여, 제1콘택트홀(13) 및 제2콘택트홀(17)을 소정의 위치에 개구한다.
다음에 제16도를 참조하여 제1층간 산화막(9)의 위전면에 예컨대 텅스텐 등에서 되는 도전층(15A)을 CVD법에 의해 퇴적한다.
그후 제17도를 참조하여 도전층(15A)의 위에, 소정의 패턴형상을 가지는 레지스트막(32)을 형성한후, 이 레지스트막(32)을 마스크로 하고, 도전층(15A)의 패터닝을 행한다.
이것에 의해, 제1콘택트홀(13)내에 제1매립층(15)이 형성되어, 제2콘택트홀(17)내 및 제1층간 산화막(9)상에 소정의 패턴형상을 가지는 제2매립층(18)이 형성된다.
그후 제18도를 참조하여 제1층간 산화막(9)의 위전면에 제2층간 산화막(16)을 퇴적한다.
이것에 의해, 제14도에 표시하는 구조의 반도체 장치가 완성한다.
이상 이 실시예에 의하면, 제1매립층(15) 및 제2매립층(18)의 형성시에 제1층간 산화막(9)상에 소정의 배선패턴을 형성하는 것이되어, 반도체 장치의 제조공정의 단축화를 도모하는 것이 가능케 된다.
[실시예 5]
이하 이 발명에 의거한 제5실시예에 관하여 제19도를 참조하여 설명한다.
이 제5실시예에 있어서는, 제10도로 표시한 반도체 장치의 제2매립층(18)이, 제1층간 산화막(9)의 표면보다도 위에 돌출하고, 제3콘택트홀(19)내에 까지 연장한 구조를 가지고 있다.
이와같은 구조로 하는것에 의해, 제3콘택트홀(19)의 실질적인 애스펙트비가 작게되어, 제2층간 산화막(16)의 막두께가 두꺼운 경우에도, 제1매립층(18)의 위에 직접 제1알루미 배선층(21)을 형성하는 것이 가능케 된다.
다음에 상술한 반도체 장치의 제조방법에 관하여 제20도 내지 제22도를 참조하여 설명한다.
우선 제20도를 참조하여, 제1층간 산화막(9)의 소정의 위치에 제1콘택트홀(13) 및 제2콘택트홀(17)을 개구하고, 그후 제1층간 산화막(9)의 위에 텅스텐 등에서 되는 도전층(15A)을 CVD 법에 의해 형성한다.
다음에, 제21도를 참조하여 제2콘택트홀(17)상에만 레지스트막(33)을 잔존시켜, 이 레지스트막(33)을 마스크로하여 도전층(15A)을 에칭한다.
이것에 의해 제1콘택트홀(13)내에 제1매립층(15)과 제2콘택트홀(17)내에, 제1층간 산화막(9)의 표면에서 돌출하는 제2매립층(18)이 형성된다.
그후, 제22도를 참조하여, 레지스트막(33)을 제거한후, 제1층간산화막(9)의 위에 제2층간 산화막(16)을 형성한후, 제2콘택트홀(17)에 통하는 제3콘택트홀(19)을 형성한다.
그후, 제3콘택트홀(19)내에 제2의 실시예와 동일하게 하여, 제1알루미 배선층(21)을 형성한다.
이것에 의해 제19도에 표시하는 반도체 장치가 완성한다.
이상 이 실시예에 의하면, 제3콘택트홀의 실질적인 애스펙트비가 낮게되어, 제2매립층(18)의 위에 직접 제1알루미 배선층(231)을 형성하는 것이 가능케 된다.
[실시예 6]
다음에, 이 발명에 의거한 제6실시예에 관하여 제23도를 참조하여 설명한다.
이 제6실시예에 있어서는, 제1실시예로 설명한 국소배선구조에 있어서, 측벽절연막(6)의 상면에 질화막(34)을 설치하도록 한 것이다.
이것에 의해, 예컨대 측벽절연막(6)과 제1층간 산화막(9)의 재질이 동일한 경우로 있어도, 제1층간 산화막(9)에 콘택트홀(13)을 개구할때에 측벽절연막(6)이 에칭되는 것은 없다.
다음에 상술한 국소배선구조의 제조방법에 관하여 제24도 내지 제26도를 참조하여 설명한다.
우선 제24도를 참조하여 실리콘 기판(1)의 위에, 제30도 및 제31도로 설명한 종래기술과 동일하게하여 게이트 전극(4) 및 측벽절연막(6)을 형성한다.
다음에 제25도를 참조하여 측벽절연막(6)의 상면에, 질화막(34)을 형성한다.
이 질화막(34)의 형성방법으로서는, 제24도에 표시하는 상태에 있어서 실리콘 기판(1) 위 전면에 실리콘 질화막을 퇴적하고, 실리콘 질화막을 이방성 에칭에 의해 패터닝하여 형성하는 방법인지, 사이드월(6)의 표면을 RTA법에 의해 SiON화하는 방법인지, 직접 측벽절연막(6)의 표면에 질소를 주입하고, 표면을 SiON화하는 방법의 어느것의 방법을 사용하여도 상관없다.
그후, 제26도를 참조하여, 실리콘 기판(1)상에 제1층간 산화막(9)을 형성하고, 제1의 실시예와 동일하게 제1층간 산화막(9)의 위에 소정형상의 패턴을 가지는 레지스트막(14)을 형성하고, 이 레지스트막(14)을 마스크로하여 제1층간 산화막(9)의 에칭을 행한다.
이때 측벽절연막(6)과 제1층간 산화막(9)의 재질이 동일하게 있어도 질화막(34)을 측벽절연막(6)의 표면에 형성하여 두는 것으로, 측벽절연막(6)이 에칭되는 것은 없다.
그후, 제1의 실시예와 동일한 공정을 거치는 것에의해, 제23도에 표시하는 반도체 장치가 완성한다.
역시 상기 각 실시예에 있어서는 국소배선 구조를 게이트 전극(4)과, 활성영역(2a)을 접속하도록 설치하도록 하였지만, 이것에 한하는 것 없이 예컨대 제27도에 표시함과 같이, 제1활성영역(2a)을 접속하도록 설치하도록 하였지만 이것에 한하는 것 없이 예컨대 제27도에 표시함과 같이 제1활성영역(2a)과 제1활성영역(2c)을 접속하기 위하여 콘택트홀(25)을 개구하고, 이 콘택트홀(35)내에 매립층(36)을 설치하도록 하여도, 동일한 작용효과를 얻는 것이 가능하다.
이 발명에 의거한 반도체 장치의 배선구조의 하나의 국면에 의하면, 금속매립층은 층간 절연막에 설치된 콘택트홀의 높이와 거의 동일두께로 하는 것이 가능하다.
따라서, 이 금속매립층의 저항치는 충분낮게되어, 저저항의 국소배선구조를 실현하는 것이 가능케 된다.
그 결과 미세화를 유지한 대로 동작의 신뢰성의 높은 반도체 장치를 제공하는것이 가능한 반도체 장치의 배선구조를 제공하는것이 가능케 된다.
다음에, 이 발명에 의거한 반도체 장치의 배선구조의 다른국면에 의하면, 매립도전층은 층간절연막에 설치된 콘택트홀의 높이와 거의 동일한 두께로 하는것이 되어, 저항치의 충분낮은 매립도전층이 형성된다.
따라서, 저저항의 국소배선구조를 실현하는 것이 가능케된다.
그결과, 미세화를 유지한 대로, 동작의 신뢰성이 높은 반도체 장치를 제공하는 것이 가능한 반도체 장치의 배선구조를 제공하는 것이 가능케 된다.
다음에 이 발명에 의거한 반도체 장치의 배선구조의 제조방법의 하나의 국면에 의하면 층간절연막의 콘택트홀의 에칭시에 제1도전층의 표면 및 제2도전층의 표면이 에칭되는 것이 없음으로 용이하게 콘택트홀을 형성하는 것이 가능하다.
또, 제1금속매립층에 에칭시에 있어서도, 층간 절연막은 금속층의 에천트에 대하여는 에칭되지 않기 때문에, 용이하게 제1금속매립층의 에칭을 행하는 것이 가능하다.
그 결과, 종래의 국소배선구조에서 용이하게 또한 치수정도가 높은 반도체 장치의 배선구조를 실현하는 것이 가능케 된다.
다음에, 이 발명에 의거한 반도체 장치의 배선구조의 제조방법의 다른 국면에 의하면, 제1콘택트홀 내에 제1금속매립층이 형성되는 국소배선구조를 사용하는 것에 의해, 다른 영역에 있어서 제2콘택트홀의 형성이나, 제2금속매립층의 형성을 동시에 행하는 것이 되어, 반도체 장치의 제조공정수를 반감시키는 것이 가능케 된다.
그 결과, 반도체 장치의 제조코스트를 저하시키는 것이 가능한 반도체 장치의 배선구조의 제조방법을 제공하는 것이 가능케 된다.
다음에 이 발명에 의거한 반도체 장치의 배선구조의 제조방법의 더 다른 국면에 의하면, 제2금속층과 배선층이 동시에 형성되기 때문에 반도체 장치의 제조공정수를 감소시키는 것이 가능케 된다.
그결과, 반도체 장치의 제조코스트를 저하시키는 것을 가능케한 반도체 장치의 배선구조의 제조방법을 제공하는 것이 가능케 된다.
다음에 이 발명에 의거한 반도체 장치의 배선구조의 제조방법의 더 다른 국면에 의하면, 제2금속 매립층에 직접 제1전극이 형성되기 때문에 콘택트홀 내에 있어서 배선구조의 간소화를 도모하는 것이 가능케 된다.
그 결과 반도체 장치의 제조공정수가 감소하고, 반도체 장치의 제조공정에 있어서 코스트를 저감하는 것이 가능한 반도체 장치의 배선구조의 제조방법을 제공하는 것이 가능케 된다.
다음에, 이 발명에 의거한 반도체 장치의 배선구조의 제조방법의 더 다른국면에 의하면, 제2층간 절연막의 막두께차가 비교적 두꺼운 경우로 있어서, 제3콘택트홀이란 2단계의 콘택트홀로 되어, 각 콘택트홀에 있어서 애스펙트비를 실질적으로 작게하는 것이 가능하다.
또, 국소배선의 상방에, 제1전극을 형성하는 것도 가능케 되어, 반도체 장치의 미세화를 더 도모하는 것이 가능케 된다.
다음에, 이 발명에 의거한 반도체 장치의 배선구조의 제조방법의 더 다른 국면에 의하면 제1층간 절연막의 표면이 평탄화되어 있기 때문에, 제3콘택트홀과 제5콘택트홀의 애스펙트비를 일정하게 하는 것이 가능하다.
이 때문에, 제3콘택트홀 및 제5콘택트홀의 형성을 동일한 조건으로 행하는 것이 가능케 된다.
그결과, 반도체 장치의 제조공정에 있어서 마진을 향상하는 것이 가능케되어, 안정한 반도체 장치의 제조방법을 제공하는 것이 가능케된다.
다음에, 이 발명에 의거한 반도체 장치의 배선구조의 제조방법, 더 다른 국면에 의하면 제2콘택트홀의 위에 형성되는 콘택트홀의 애스펙트비를 작게하는 것이 가능케 된다.
그결과 이 콘택트홀 부에 있어서, 직접 배선층을 형성하는 것이 가능케 된다.
다음에, 이 발명에 의거한 반도체 장치의 배선구조의 제조방법 더 다른 국면에 의하면, 제1층간 절연막과 측벽절연막이 동일재질에서 되는 절연막으로 있어도 제1콘택트홀의 형성시에 측벽절연막이 에칭되는 것이 없다.
그 결과, 반도체 장치의 배선구조의 제조시에 있어서 결함부분의 발생을 미연에 방지하는 것이 가능케 된다.

Claims (11)

  1. 제1도전층(4)과, 상기 제1도전층(4)의 근방에 설치된 제2도전층(2a)과, 상기 제1도전층(4)과 상기 제2도전층(2a)을 덮고, 상기 제2도전층(4)의 소정의 영역과, 상기 제2도전층(2a)의 소정의 영역을 노출하는 콘택트홀(13)을 가지는 층간절연막(9)과, 상기 콘택트홀(13)내에 매립되어, 상기 제1도전층(4)과 상기 제2도전층(2a)을 전기적으로 접속하는 금속매립층(15)과, 를 구비한 반도체 장치의 배선구조.
  2. 반도체기판(1)의 위에 절연막(10)을 개재하고, 측면이 측벽절연막(6)으로 덮여진 게이트 전극(4)과, 상기 게이트 전극(4)의 근방에 있어서 상기 반도체 기판(1)의 주표면에서 소정의 깊이에 걸어 형성된 활성영역(2a)과, 상기 게이트 전극(4)과 상기 활성영역(2a)을 덮고, 상기 게이트 전극(4)의 상면의 소정의 영역과, 상기 활성영역(2a)의 주표면의 소정의 영역을 노출하는 콘택트홀(13)을 가지는 층간 절연막(9)과, 상기 콘택트홀(13)내에 매립되어, 상기 게이트 전극(4)과 상기 활성영역(2a)을 전기적으로 접속하는 매립도전층(15)과, 를 구비한 반도체 장치의 배선구조.
  3. 제2항에 있어서, 상기 측벽절연막(6)의 표면에 질화막(34)을 더 가지는 것을 구비한 반도체 장치의 배선구조.
  4. 반도체기판(1)의 소정의 영역에 제1도전층(4)을 형성하는 공정과, 상기 반도체기판(1)의 상기 제1도전층(4)의 근방에 제2도전층(2a)을 형성하는 공정과, 상기 반도체기판(1)의 전면을 덮도록 제1층간 절연막(9)을 형성하는 공정과 상기 제1층간 절연막(9)에 포토리소그래피 기술에 의해 상기 제1도전층(4)과 상기 제2도전층(2a)에 통하는 제1콘택트홀(13)을 형성하는 공정과, 상기 제1층간 절연막(9)의 전면에 금속막을 퇴적하고, 에지백을 행하는 것에 의해, 상기 제1콘택트홀(13)내에, 상기 제1도전층(4)과 상기 제2도전층(2a)에 전기적으로 접속된 제1금속매립층(15)을 형성하는 공정과, 를 구비한 반도체 장치의 배선구조의 제조방법.
  5. 제5항에 있어서, 상기 반도체 기판의 소정의 영역에 제3도전층(2c)을 형성하는 공정을 더 구비하고, 상기 제1콘택트홀(13)을 형성하는 공정은 상기 제1층간 절연막(9)에 상기 제3도전층(2c)에 통하는 제2콘택트홀(17)을 형성하는 공정을 포함하고, 상기 제1금속매립층(15)을 형성하는 공정은 상기 제2콘택트홀(17)내에 상기 제3도전층(2c)에 전기적으로 접속하는 제2금속매립층(18)을 형성하는 공정을 포함하는, 반도체 장치의 배선구조의 제조방법.
  6. 제5항에 있어서, 상기 제2금속매립층(17)을 형성하는 공정은, 상기 제2금속층의 에지백시에, 상기 제1층간 절연막(9)의 위에 상기 제2금속매립층(18)에 접속하는 배선층을 동시에 형성하는 공정을 포함하는 반도체 장치의 배선구조의 제조방법.
  7. 제5항에 있어서, 상기 제1층간 절연막(9)의 위에 제2층간 절연막(16)을 형성하는 공정과, 상기 제2층간 절연막(16)에 포토리소그래피 기술을 사용하여 상기 제2콘택트홀(17)에 통하는 제3콘택트홀(19)을 형성하는 공정과, 상기 제3콘택트홀(19)에 상기 제2금속매립층(18)과 전기적으로 접속된 제1전극(21)을 형성하는 공정과, 를 더 구비한 반도체 장치의 배선구조의 제조방법.
  8. 제7항에 있어서, 상기 제2금속매립층(18)을 형성하는 공정과, 상기 제1전극(21)을 형성하는 공정의 사이에, 상기 제3콘택트홀(19)내에 제3금속매립층(20)을 형성하는 공정을 포함하는 반도체 장치의 배선구조의 제조방법.
  9. 제5항에 있어서, 상기 반도체기판(1)의 소정의 영역에 제4도전층(4a)을 형성하는 공정과, 상기 제1콘택트홀(13)의 헝성시에, 상기 제4도전층(4a)에 통하는 제4콘택트홀(23)을 상기 제1층간 절연막(9)에 형성하는 공정과, 상기 제1금속매립층(15)의 형성시에, 상기 제4도전층(4a)에 전기적으로 통하는 제4금속매립층(24)을 형성하는 공정과, 상기 제1층간 절연막(9)의 표면을 화학적 기계적 연마법에 의해 평탄화를 행하는 공정과, 상기 제1층간 절연막(9)의 위에 제2층간 절연막(16)을 형성하는 공정과, 상기 제2층간 절연막(16)에 포토리소그래피 기술을 사용하여, 상기 제2콘택트홀(17)에 통하는 제3콘택트홀(19)과, 상기 제4콘택트홀(23)에 통하는 제5콘택트홀(25)을 형성하는 공정과, 상기 제3콘택트홀(19)에, 상기 제2금속매립층(18)과 전기적으로 접속된 제1전극(21)과, 상기 제5콘택트홀(25)에 상기 제4금속매립층(24)과 전기적으로 접속된 제2전극(27)을 형성하는 공정과, 를 더 구비한 반도체 장치의 배선구조의 제조방법.
  10. 제5항에 있어서, 상기 제2금속매립층(18)을 형성하는 공정은 상기 제2금속매립층(18)의 상면이, 상기 제2콘택트홀에서 돌출하도록 패터닝되는 것을 구비한 반도체 장치의 배선구조의 제조방법.
  11. 제4항에 있어서, 상기 제1도전층(4)을 형성하는 공정은, 상기 반도체기판(1)의 위에 게이트 산화막(10)을 개재하여 소정형상의 게이트 전극(4)을 형성하는 공정과, 상기 게이트 전극(4)의 측벽에 측벽절연막(6)을 형성하는 공정과, 상기 측벽절연막(6)의 위에 질화막(34)을 형성하는 공정과, 를 더 구비한 반도체 장치의 배선구조의 제조방법.
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