KR960026644A - 반도체 장치의 배선구조 및 그의 제조방법 - Google Patents

반도체 장치의 배선구조 및 그의 제조방법 Download PDF

Info

Publication number
KR960026644A
KR960026644A KR1019950052632A KR19950052632A KR960026644A KR 960026644 A KR960026644 A KR 960026644A KR 1019950052632 A KR1019950052632 A KR 1019950052632A KR 19950052632 A KR19950052632 A KR 19950052632A KR 960026644 A KR960026644 A KR 960026644A
Authority
KR
South Korea
Prior art keywords
forming
contact hole
conductive layer
insulating film
layer
Prior art date
Application number
KR1019950052632A
Other languages
English (en)
Other versions
KR0180287B1 (ko
Inventor
마사오 수기야마
히로유끼 아미시로
케이이찌 히가시타니
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR960026644A publication Critical patent/KR960026644A/ko
Application granted granted Critical
Publication of KR0180287B1 publication Critical patent/KR0180287B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

이 발명의 반도체 장치의 배선구조 및 그의 제조방법에 의하면 게이트 전극4과 이 게이트 전극4의 근방에 설치된 활성영역2a과 이 게이트 전극4과 활성영역 2a을 노출하는 콘택트홀13내에 제1매립층15이 형성되어 있다.
이것에 의해, 콘택트홀13은 용이하게 형성되어, 또 제1매립층15은 충분 낮은 배선저항치를 가지고 있다.
이것에 의해 국소배선구조의 패터닝을 용이하게 하고, 또한, 충분배선 저항의 낮은 국소배선 저항의 낮은 국소배선구조를가지는 반도체 장치의 배선구조 및 그의 제조방법을 제공한다.

Description

반도체 장치의 배선구조 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의거한 제1실시예에 있어서 반도체 장치의 배선구조를 표시하는 제1단면도, 제2도∼제4도는 본 발명에 의거한 제1실시예에 있어서 반도체 장치의 배선구조의 제조방법을 표시하는 제1∼제3 공정도, 제5도는 본 발명에 의거한 제1실시예에 있어서 반도체 장치의 배선구조를 표시하는 제2단면도.

Claims (11)

  1. 제1도전층(4)과, 상기 제1도전층(4)의 근방에 설치된 제2도전층(2a)과, 상기 제1도전층(4)과 상기 제2도전층(2a)을 덮고, 상기 제2도전층(4)의 소정의 영역과, 상기 제2도전층(2a)의 소정의 영역을 노출하는 콘택트홀(13)을 가지는 층간절연막(9)과, 상기 콘택트홀(13)내에 매립되어, 상기 제1도전층(4)과 상기 제2도전층(2a)을 전기적으로 접속하는금속매립층(15)과, 를 구비한 반도체 장치의 배선구조.
  2. 반도체기판(1)의 위에 절연막(10)을 개재하고, 측면이 측벽절연막(6)으로 덮여진 게이트 전극(4)과, 상기게이트 전극(4)의 근방에 있어서 상기 반도체 기판(1)의 주표면에서 소정의 깊이에 걸어 형성된 활성영역(2a)과, 상기 게이트 전극(4)과 상기 활성영역(2a)을 덮고, 상기 게이트 전극(4)의 상면의 소정의 영역과, 상기 활성영역(2a)의 주표면의소정의 영역을 노출하는 콘택트홀(13)을 가지는 층간 절연막(9)과, 상기 콘택트홀(13)내에 매립되어, 상기 게이트 전극(4)과 상기 활성영역(2a)을 전기적으로 접속하는 매립도전층(15)과, 를 구비한 반도체 장치의 배선구조.
  3. 제2항에 있어서, 상기 측벽절연막(6)의 표면에 질화막(34)을 더 가지는 것을 구비한 반도체 장치의 배선구조.
  4. 반도체기판(1)의 소정의 영역에 제1도전층(4)을 형성하는 공정과, 상기 반도체기판(1)의 상기 제1도전층(4)의 근방에 제2도전층(2a)을 형성하는 공정과, 상기 반도체기판(1)의 전면을 덮도록 제1층간 절연막(9)을 형성하는 공정과 상기 제1층간 절연막(9)에 포토리소그래피 기술에 의해 상기 제1도전층(4)과 상기 제2도전층(2a)에 통하는 제1콘택트홀(13)을 형성하는 공정과, 상기 제1층간 절연막(9)의 전면에 금속막을 퇴적하고, 에지백을 행하는 것에 의해, 상기 제1콘택트홀(13)내에, 상기 제1도전층(4)과 상기 제2도전층(2a)에 전기적으로 접속된 제1금속매립층(15)을 형성하는 공정과, 를 구비한 반도체 장치의 배선구조의 제조방법.
  5. 제5항에 있어서, 상기 반도체 기판의 소정의 영역에 제3도전층(2c)을 형성하는 공정을 더 구비하고, 상기제1콘택트홀(13)을 형성하는 공정은 상기 제1층간 절연막(9)에 상기 제3도전층(2c)에 통하는 제2콘택트홀(17)을 형성하는공정을 포함하고, 상기 제1금속매립층(15)을 형성하는 공정은 상기 제2콘택트홀(17)내에 상기 제3도전층(2c)에 전기적으로 접속하는 제2금속매립층(18)을 형성하는 공정을 포함하는, 반도체 장치의 배선구조의 제조방법.
  6. 제5항에 있어서, 상기 제2금속매립층(17)을 형성하는 공정은, 상기 제2금속층의 에지백시에, 상기 제1층간절연막(9)의 위에 상기 제2금속매립층(18)에 접속하는 배선층을 동시에 형성하는 공정을 포함하는 반도체 장치의 배선구조의 제조방법.
  7. 제5항에 있어서, 상기 제1층간 절연막(9)의 위에 제2층간 절연막(16)을 형성하는 공정과, 상기 제2층간 절연막(16)에 포토리소그래피 기술을 사용하여 상기 제2콘택트홀(17)에 통하는 제3콘택트홀(19)을 형성하는 공정과, 상기제3콘택트홀(19)에 상기 제2금속매립층(18)과 전기적으로 접속된 제1전극(21)을 형성하는 공정과, 를 더 구비한 반도체장치의 배선구조의 제조방법.
  8. 제7항에 있어서, 상기 제2금속매립층(18)을 형성하는 공정과, 상기 제1전극(21)을 형성하는 공정의 사이에, 상기 제3콘택트홀(19)내에 제3금속매립층(20)을 형성하는 공정을 포함하는 반도체 장치의 배선구조의 제조방법.
  9. 제5항에 있어서, 상기 반도체기판(1)의 소정의 영역에 제4도전층(4a)을 형성하는 공정과, 상기 제1콘택트홀(13)의 헝성시에, 상기 제4도전층(4a)에 통하는 제4콘택트홀(23)을 상기 제1층간 절연막(9)에 형성하는 공정과, 상기제1금속매립층(15)의 형성시에, 상기 제4도전층(4a)에 전기적으로 통하는 제4금속매립층(24)을 형성하는 공정과, 상기 제1층간 절연막(9)의 표면을 화학적 기계적 연마법에 의해 평탄화를 행하는 공정과, 상기 제1층간 절연막(9)의 위에 제2층간 절연막(16)을 형성하는 공정과, 상기 제2층간 절연막(16)에 포토리소그래피 기술을 사용하여, 상기 제2콘택트홀(17)에통하는 제3콘택트홀(19)과, 상기 제4콘택트홀(23)에 통하는 제5콘택트홀(25)을 형성하는 공정과, 상기 제3콘택트홀(19)에, 상기 제2금속매립층(18)과 전기적으로 접속된 제1전극(21)과, 상기 제5콘택트홀(25)에 상기 제4금속매립층(24)과 전기적으로 접속된 제2전극(27)을 형성하는 공정과, 를 더 구비한 반도체 장치의 배선구조의 제조방법.
  10. 제5항에 있어서, 상기 제2금속매립층(18)을 형성하는 공정은 상기 제2금속매립층(18)의 상면이, 상기 제2콘택트홀에서 돌출하도록 패터닝되는 것을 구비한 반도체 장치의 배선구조의 제조방법.
  11. 제4항에 있어서, 상기 제1도전층(4)을 형성하는 공정은, 상기 반도체기판(1)의 위에 게이트 산화막(10)을개재하여 소정형상의 게이트 전극(4)을 형성하는 공정과, 상기 게이트 전극(4)의 측벽에 측벽절연막(6)을 형성하는 공정과, 상기 측벽절연막(6)의 위에 질화막(34)을 형성하는 공정과, 를 더 구비한 반도체 장치의 배선구조의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950052632A 1994-12-26 1995-12-20 반도체장치의 배선구조 및 그의 제조방법 KR0180287B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-322292 1994-12-26
JP6322292A JPH08181205A (ja) 1994-12-26 1994-12-26 半導体装置の配線構造およびその製造方法

Publications (2)

Publication Number Publication Date
KR960026644A true KR960026644A (ko) 1996-07-22
KR0180287B1 KR0180287B1 (ko) 1999-04-15

Family

ID=18142006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950052632A KR0180287B1 (ko) 1994-12-26 1995-12-20 반도체장치의 배선구조 및 그의 제조방법

Country Status (4)

Country Link
US (1) US5600170A (ko)
JP (1) JPH08181205A (ko)
KR (1) KR0180287B1 (ko)
DE (1) DE19531602C2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965924A (en) * 1995-11-22 1999-10-12 Cypress Semiconductor Corp. Metal plug local interconnect
JP3527009B2 (ja) * 1996-03-21 2004-05-17 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3463979B2 (ja) * 1997-07-08 2003-11-05 富士通株式会社 半導体装置の製造方法
JP3064999B2 (ja) * 1997-11-13 2000-07-12 日本電気株式会社 半導体装置およびその製造方法
WO1999031733A1 (en) * 1997-12-18 1999-06-24 Advanced Micro Devices, Inc. Silicon oxynitride spacer for preventing over-etching during local interconnect formation
JPH11186386A (ja) * 1997-12-19 1999-07-09 Asahi Kasei Micro Syst Co Ltd 半導体装置およびその製造方法
US6380023B2 (en) 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6075293A (en) * 1999-03-05 2000-06-13 Advanced Micro Devices, Inc. Semiconductor device having a multi-layer metal interconnect structure
KR100399862B1 (ko) * 1999-06-15 2003-09-29 아사히 가세이 마이크로시스템 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR100574948B1 (ko) * 2003-08-23 2006-04-28 삼성전자주식회사 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법
DE102004024659B4 (de) * 2004-05-18 2014-10-02 Infineon Technologies Ag Halbleiterbauteil
JP4785623B2 (ja) 2006-05-31 2011-10-05 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5305622B2 (ja) * 2006-08-31 2013-10-02 キヤノン株式会社 光電変換装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890141A (en) * 1985-05-01 1989-12-26 Texas Instruments Incorporated CMOS device with both p+ and n+ gates
US4931411A (en) * 1985-05-01 1990-06-05 Texas Instruments Incorporated Integrated circuit process with TiN-gate transistor
US4746219A (en) * 1986-03-07 1988-05-24 Texas Instruments Incorporated Local interconnect
EP0469214A1 (en) * 1990-07-31 1992-02-05 International Business Machines Corporation Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom
US5124280A (en) * 1991-01-31 1992-06-23 Sgs-Thomson Microelectronics, Inc. Local interconnect for integrated circuits
JPH0541378A (ja) * 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05109760A (ja) * 1991-10-18 1993-04-30 Seiko Epson Corp 半導体装置
JP3065829B2 (ja) * 1992-12-25 2000-07-17 新日本製鐵株式会社 半導体装置

Also Published As

Publication number Publication date
JPH08181205A (ja) 1996-07-12
US5600170A (en) 1997-02-04
KR0180287B1 (ko) 1999-04-15
DE19531602A1 (de) 1996-06-27
DE19531602C2 (de) 2002-12-05

Similar Documents

Publication Publication Date Title
US6184127B1 (en) Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure
KR930020669A (ko) 고집적 반도체장치 및 그 제조방법
KR100188822B1 (ko) 반도체장치 및 그의 제조방법
KR960026644A (ko) 반도체 장치의 배선구조 및 그의 제조방법
KR940012650A (ko) 반도체 소자의 콘택제조방법
KR920018849A (ko) 반도체장치 및 그의 제조방법
KR970013369A (ko) 반도체집적회로장치의 제조방법 및 반도체집적회로장치
KR960043021A (ko) 반도체 집적 회로 및 그 제조 방법
JP2000003961A5 (ko)
KR980005912A (ko) 반도체 장치의 금속콘택구조 및 그 제조방법
KR960009021A (ko) 반도체 장치 및 그 제조 방법
JP2000077678A (ja) 半導体素子とその製造方法
KR970052830A (ko) 반도체 소자의 제조방법
KR960032687A (ko) 반도체 장치 및 그 제조 방법
KR100451042B1 (ko) 반도체소자의콘택형성방법
KR970063677A (ko) 멀티레벨 상호 접속 반도체 장치와 제조 방법
JP2005005337A (ja) Ｄｒａｍ混載半導体集積回路装置の製造方法
KR960011250B1 (ko) 반도체 접속장치 제조방법
KR950027946A (ko) 반도체 소자의 금속배선 콘택 제조방법
KR890013738A (ko) 집적회로 기판상의 소자들을 금속화층에 접속하는 방법
KR0140751B1 (ko) 반도체 소자의 트렌치 소자분리막 및 그 형성방법
KR950030312A (ko) 반도체소자의 콘택 플러그 및 그 제조방법
JPS63237443A (ja) 半導体装置
KR960039139A (ko) 반도체 소자의 금속배선층 형성방법
KR950025869A (ko) 콘택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 18

EXPY Expiration of term