KR970063677A - 멀티레벨 상호 접속 반도체 장치와 제조 방법 - Google Patents

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요시로 고또
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

멀티레벨 상호 접속 반도체 장치에 있어서, 제1 및 제2비아 홀은 반도체 기판 위에 형성되는 제1인터레벨 절연막을 통하여 반도체 기판에 각각 도달하도록 형성되고, 깊이 방향으로 차츰 좁아진다. 제1 및 제2도전 플러그는 제1 및 제2비아 홀 내부에 각각 매립된다. 제1상호 접속층은 제1인터레벨 절연막의 표면을 선택적으로 덮고 제2도전 플러그에 접속된다. 제3비아 홀은 제1인터레벨 절연막과 제1상호 접속층을 덮는 제2인터레벨 절연막을 통해 제1비아 홀에 도달하도록 형성되고, 제3도전 플러그는 제1도전 플러그에 접촉하도록 제3비아 홀에매립된다. 제4비아 홀은 제2인터레벨 절연막을 통하여 제1상호 접속층에 도달하도록 형성되고, 제4도전 플러그는 제4비아 홀에 매립된다. 제2 및 제3상호 접속층은 제2인터레벨 절연막을 선택적으로 덮기 위해서 제3 및 제4도전 플러그에 각각 접속된다.

Description

멀티레벨 상호 접속 반도체 장치와 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4a도와 제4b도는 본 발명에 따라서 멀티레벨 상호 접속 반도체 장치의 실시예로서 2-레벨 상호 접속 반도체 장치의 평면도와, 제4a도에서, 라인 Ⅳb-Ⅳb에 따르는 단면도.

Claims (5)

  1. 멀티레벨 상호 접속 반도체 장치에 있어서, 반도체 기판위에 형성되는 제1인터레벨 절연막을 통해 반도체 기판에 각각 도달하도록 형성되고, 깊이 방향으로 점차로 좁아지는(tapered) 제1 및 제2비아 홀; 상기 제1 및 제2비아 홀에 각각 매립되는 제1 및 제2도전 플러그; 상기 제1인터레벨 절연막의 표면을 선택적으로 덮고 상기 제2도전 플러그에 접속되는 제1상호 접속층; 상기 제1인터레벨 절연막과 상기 제1상호 접속층을 덮는 제2인터레벨 절연막을 통해서 제1비아 홀에 도달하도록 형성되는 제3비아 홀; 상기 제1도전 플러그에 접촉하도록 제3비아 홀에 매립되는 제3도전 플러그; 상기 제2인터레벨 절연막을 통하여 상기 제1상호 접속층에 도달하도록 형성되는 제4비아 홀; 제4비아홀에 매립되는 제4도전 플러그; 및 상기 제2인터레벨 절연막을 선택적으로 덮기 위해 상기 제3 및 상기 제4도전 플러그에 각각 접속되는 제2 및 제3상호 접속층을 포함하는 것을 특징으로 하는 멀티레벨 상호 접속 반도체 장치.
  2. 제1항에 있어서, 각각의 제1 및 제3도전 플러그가 텅스텐과 실리콘으로 구성된 그룹으로부터 선택된 한물질로 필수적으로 구성되는 것을 특징으로 하는 멀티레벨 상호 접속 반도체 장치.
  3. 멀티레벨 상호 접속 반도체 장치를 제조하는 방법에 있어서, 제1인터레벨 절연막을 반도체 기판 위에 형성하는 단계; 상기 제1인터레벨 절연막을 통해 하부의 도전 영역에 각각 도달하도록 하고, 깊이 방향으로 점차로 좁아지도록 제1 및 제2비아 홀을 형성하는 단계; 제1 및 제2도전 플러그를 형성하기 위해 제1 및 제2비아 홀을 도전물질로 채우는 단계; 상기 제1도전 플러그의 표면이 노출되어 있는 상태에서 상기 제2도전 플러그로 접속되는 제1상호 접속층을 형성하는 단계; 제1인터레벨 절연막을 형성하는 단계; 상기 제2인터레벨 절연막을 통하여 상기 제1도전 플러그와 상기 제1상호 접속층에 각각 도달하도록 제3 및 제4비아 홀을 형성하는 단계; 제3 및 제4도전 플러그를 형성하기 위해 제3 및 제4비아 홀을 도전 물질로 채우는 단계; 및 상기 제3 및 제4도전 플러그에 각각 접속되는 제2 및 제3상호 접속층을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티레벨 상호 접속 반도체 장치를 제조하는 방법.
  4. 제3항에 있어서, 제1비아 홀의 형성이 CF4와 CHF3의 가스 혼합물(gas mixture)을 사용하여 반응성 이온에칭(reactive ion etching)에 의해 수행되는 것을 특징으로 하는 멀티레벨 상호 접속 반도체 장치를 제조하는 방법.
  5. 제3항에 있어서, 텅스텐 또는 실리콘막의 표면이 CVD에 의해서 표면 전체에 피착된 이후에, 상기 인터레벨 절연막이 노출될 때까지 상기 표면 전체를 에칭하여, 상기 제1 및 제2도전 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티레벨 상호 접속 반도체 장치를 제조하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970006851A 1996-02-28 1997-02-28 멀티레벨 상호 접속 반도체 장치와 제조 방법 KR970063677A (ko)

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