KR960026641A - 선택적 질화물 및 산화물 에칭을 이용하는 플러그 스트랩 공정 - Google Patents

선택적 질화물 및 산화물 에칭을 이용하는 플러그 스트랩 공정 Download PDF

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Abstract

본 발명은 반도체 장치에 있어서 트렌치 캐패시터와 확산 영역을 전기적으로 연결하기 위한 방법, 및 트렌치 캐패시터 또는 확산 영역을 외부 회로와 전기적으로 연결하기 위한 방법을 제공하고 있다. 본 발명은 산화물 절연층, 질화물 에칭 정지층, 고도의 선택적 산화물:질화묵 에칭 및 선택적 질화물:산화물 에칭을 사용하여 전기소자를 노출시키는 스트랩 호울을 형성함으로써 스트랩 또는 브리지 콘택의 형성을 제공한다. 스트랩 호울은 도전체로 채워질 수 있다.

Description

선택적 질화물 및 산화물 에칭을 이용하는 플러그 스트랩 공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 게이트 스택을 노출시키고 게이트 스택을 비트 라인으로 스트랩을 가로지르는 외부 회로에 연결시킨 후의 제7도의 구조의 단면도.

Claims (40)

  1. 유전체(dielectric)에 의하여 분리되어 있는 제1전자 소자와 제2전자 소자를 전기적으로 연결하는 방법에 있어서, 상기 전자 소자들과 상기 유전체 위에 질화물 층을 가하는 단계; 상기 질화물 층 위에 제1절연층을 가하는 단계; 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키는 고도의 선택적 에칭(highly selective etch)을 가하고, 상기 유전체 층에 대응하는 상기 질화물 층을 선택적으로 부식시키는 선택적 질화물 에칭(selective nitride etch)을 가함으로써, 상기 제1 및 제2소자 위에 개구(aperture)를 에칭하여 상기 제1절연층 및 상기 질화물 층을 관통하는 제1호울을 형성하는 단계; 및 상기 제1호울 내에 도전체를 증착시켜 상기 제1 및 제2전기 소자가 전기적으로 연결되는 스트랩(strap)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 절연층이 실리콘 산화물을 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키는 상기 고도의 선택적 에칭이 적어도 12:1의 선택비(selectivity ratio)를 갖는 산화물:질화물 에칭(oxide:nitride etch)을 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 고도의 선택적 산화물:질화물 에칭이 고밀도 플라즈마 반응기 내에서 높은 C:F비의 플루오로카본(fluorocarbon)을 사용하는 건조 에칭(dry etch)을 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 스트랩을 평탄화(planarize)시키는 단계; 및 상기 제1절연층 및 상기 스트랩 위에 제2절연층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 유전체에 의하여 분리되어 있는 제1전자 소자와 제2전자 소자를 전기적으로 연결하는 방법에 있어서, 상기 전자 소자들과 상기 유전체 위에 질화물 층을 가하는 단계; 상기 질화물 층 위에 제1절연층을 가하는 단계; 상기 질화물 층에 대응하는 상기 제1절연층을 선택적으로 부식시키는 고도의 선택적 에칭을 가하고, 상기 유전체 층에 대응하는 상기 질화물 층을 선택적으로 부식시키는 선택적 질화물 에칭을 가하며, 실리콘에 대응하는 상기 유전체를 선택적으로 부식시키는 고도의 선택적 에칭을 가함으로써, 상기 제1 및 제2소자 위에 개구(aperture)를 에칭하여 상기 제1절연층, 상기 질화물 층 및 상기 유전체를 관통하는 제1호울을 형성하는 단계; 및 상기 제1호울 내에 도전체를 증착시켜 상기 제1 및 제2전기 소자가 전기적으로 연결되는 스트랩(strap)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 절연층이 실리콘 산화물을 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키는 상기 고도의 선택적 에칭이 적어도 12:1의 선택비를 갖는 산화물:질화물 에칭을 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 고도의 선택적 산화물:질화물 에칭이 고밀도 플라즈마 반응기 내에서 높은 C:F비의 플루오로카본을 사용하는 건조 에칭을 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 유전체가 산화물을 포함하고, 실리콘에 대응하는 상기 유전체를 선택적으로 부식시키는 상기 고도의 선택적 에칭이 고도의 선택적 산화물:실리콘 에칭을 포함하는 것을 특징으로 하는 방법.
  11. 제6항에 있어서, 상기 스트랩을 평탄화시키는 단계; 및 상기 제1절연층 및 상기 스트랩 위에 제2절연층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제6항에 있어서, 상기 유전체가 상기 제1소자를 덮는 것을 특징으로 하는 방법.
  13. 반도체 장치 내에 스트랩 및 콘택(contact)을 형성하는 통합된(integrated) 방법에 있어서, 제6항의 방법에 따라 스트랩을 형성하는 단계; 상기 질화물 층에 대응하는 상기 제1절연층을 선택적으로 부식시키는 고도의 선택적 에칭을 가하고 선택적 질화물 에칭을 가함으로써, 제3전자 소자 위에 개구를 에칭하여 상기 제1절연층 및 상기 질화물 층을 관통하는 제2호울을 형성하는 단계; 및 상기 제2호울 내에 도전체를 증착시켜 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 반도체 장치 위에 제2절연층을 증착시키는 단계; 상기 콘택 위에 개구를 에칭하여 제3호울을 형성하는 단계; 상기 제3호울 내에 도전체를 증착시키는 단계; 상기 제3호울 내에 증착된 상기 도전체를 평탄화시키는 단계; 및 상기 제3호울 내의 상기 도전체와 물리적으로 접촉하는 금속 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 반도체 장치 위에 제2절연층을 증착시키는 단계 이전에 상기 스트랩이 평탄화되는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 반도체 장치 위에 제2절연층을 증착시키는 단계 이전에 상기 스트랩이 평탄화되는 것을 특징으로 하는 방법.
  17. 반도체 장치 내에 스트랩 및 콘택을 형성하는 통합된(intergrated) 방법에 있어서, 제11항의 방법에 따라 스트랩을 형성하는 단계; 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키고 고도의 선택적 에칭 및 선택적 질화물 에칭을 교대로 가하여 제3전자 소자 위에 개구를 에칭함으로써 상기 제2절연층, 상기 제1절연층 및 상기 질화물 층을 관통하는 제2호울을 형성하는 단계; 및 상기 제2호울 내에 도전체를 증착시켜 콘택을 형성하는 단계: 및 상기 콘택과 금속 라인을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 콘택과 금속 라인을 전기적으로 연결하는 단계가 상기 콘택을 평탄화시키는 단계; 및 상기 콘택과 물리적으로 접촉하는 (physically touching) 금속 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 반도체 장치 내에서 트렌치 캐패시터(trench capacitor)와 확산 영역을 전기적으로 연결하는 방법에 있어서, 상기 트렌치 캐패시터 위에 산화물 칼라(oxide collar)를 형성하는 단계; 상기 반도체 장치 위에 질화물층을 가하는 단계; 상기 질화물 층 위에 제1절연층을 가하는 단계; 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키는 고도의 선택적 에칭을 가하고, 선택적 질화물:산화물 에칭을 가하며, 선택적 산화물:실리콘 에칭을 가함으로써 상기 트렌치 캐패시터 및 상기 확산 영역을 노출시키고 제1호울이 형성되는 단계; 및 상기 제1호울 내에 도전체를 증착시킴으로써, 스트랩을 형성하고 상기 트렌치 캐패시터와 상기 확산 영역을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 절연층이 실리콘 산화물(silicon oxide)을 포함하고, 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키는 상기 고도의 선택적 에칭의 고도의 선택적 산화물:질화물 에칭을 포함하는 것을 특징으로 하는 방법.
  21. 제19항에 있어서, 상기 절연층이 도핑된(doped) 실리콘 산화물을 포함하는 것을 특징으로 하는 방법.
  22. 제19항에 있어서, 상기 절연층이 인으로 도핑된 실리콘 산화물(phosphorous doped silicon oxide)을 포함하는 것을 특징으로 하는 방법.
  23. 제20항에 있어서, 상기 고도의 선택적 산화물:질화물 에칭이 고밀도 플라즈마 반응기 내에서 높은 C:F 비의 플루오로카본을 사용하는 건조 에칭을 포함하는 것을 특징으로 하는 방법.
  24. 제19항에 있어서, 상기 고도의 선택적 산화물:질화물 에칭이 적어도 12:1의 선택비를 갖는 것을 특징으로 하는 방법.
  25. 제19항에 있어서, 상기 스트랩을 평탄화시키는 단계; 및 상기 제1절연층 및 상기 스트랩 위에 제2절연층을 가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  26. 제19항에 있어서, 상기 반도체 장치가 캡(cap)과 스페이서(spacer)를 갖는 게이트 스택을 하나 이상 가지고, 상기 캡 및 스페이서는 산화물과 질화물의 군(group)으로부터 선택된 합성물(compounds)을 포함하는 것을 특징으로 하는 방법.
  27. 제26항에 있어서, 상기 캡이 질화물을 포함하는 것을 특징으로 하는 방법.
  28. 제26항에 있어서, 상기 캡 및 상기 스페이서가 모두 질화물을 포함하는 것을 특징으로 하는 방법.
  29. 제19항에 있어서, 상기 도전체가 P+실리콘을 포함하는 것을 특징으로 하는 방법.
  30. 확산 영역, 트렌치 캐패시터 및 제3전자 소자를 갖는 반도체 장치 내에 스트랩 및 콘택을 형성하는 통합된(integrated) 방법에 있어서, 제19항의 방법에 따라 스트랩을 형성하는 단계; 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키는 고도의 선택적 에칭을 가하고 선택적 질화물 에칭을 가함으로써 상기 제3전자 소자를 노출시켜 상기 제3전자 소자 위에 제2호울을 형성하는 단계; 상기 제2호울 내에 도전체를 증착시켜 콘택을 형성하는 단계; 상기 반도체 장치 위에 제2절연층을 증착시키는 단계; 상기 콘택을 노출시키는 단계; 및 상기 콘택과 금속 라인을 전기적으로 연결하여 상기 제3전자 소자와 상기 금속 라인 사이에 전기적 접속을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  31. 제30항에 있어서, 상기 제2절연층을 증착시키는 단계 이전에 상기 스트랩 및 상기 콘택이 평탄화되는 것을 특징으로 하는 방법.
  32. 확산 영역, 트렌치 캐패시터 및 제3전자 소자를 갖는 반도체 장치 내에 스트랩 및 콘택을 형성하는 통합된(integrated) 방법에 있어서, 제25항의 방법에 따라 스트랩을 형성하는 단계; 상기 질화물 층에 대응하는 상기 제1 및 제2절연층을 선택적으로 부식시키는 고도의 선택적 에칭을 가하고 선택적 질화물 에칭을 가함으로써 상기 제3전자 소자를 노출시켜 제2호울을 형성하는 단계; 상기 제2호울 내에 도전체를 증착시켜 콘택을 형성하는 단계; 및 상기 콘택을, 상기 제3전자 소자가 전기적으로 연결되어 있는 금속 라인에 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 방법.
  33. 확산 영역, 트렌치 캐패시터, 및 캡과 스페이서를 갖는 하나 이상의 게이트 스택을 구비한 반도체 장치내에 스트랩 및 콘택을 형성하는 통합된(integrated) 방법에 있어서, 제27항의 방법에 따라 스트랩을 형성하는 단계; 제2절연층을 증착시키는 단계; 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키는 고도의 선택적 에칭을 가하고 선택적 질화물 에칭을 가하여 선택된 게이트 스택을 노출시킴으로써, 제2호울을 형성하는 단계; 상기 제2호울 내에 도전체를 증착시켜 콘택을 형성하는 단계; 및 상기 콘택을, 상기 게이트 스택이 전기적으로 연결되어 있는 금속 라인에 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 방법.
  34. 확산 영역, 트렌치 캐패시터, 및 캡과 스페이서를 갖는 하나 이상의 게이트 스택을 구비한 반도체 장치내에 스트랩 및 콘택을 형성하는 통합된(integrated) 방법에 있어서, 상기 캡이 산화물을 포함한 상태에서 제26항의 방법에 의하여 스트랩을 형성하는 단계; 제2절연층을 증착시키는 단계; 상기 질화물 층에 대응하는 상기 절연층을 선택적으로 부식시키는 고도의 선택적 에칭을 가하고 선택적 질화물: 산화물 에칭을 가하고 나서 선택적 산화물:질화물 에칭을 가하여 선택된 게이트 스택을 노출시킴으로써, 제2호울을 형성하는 단계; 상기 제2호울 내에 도전체를 증착시켜 콘택을 형성하는 단계; 및 상기 콘택을, 상기 게이트 스택이 전기적으로 연결되어 있는 금속 라인에 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 방법.
  35. 제1전자 소자와 외부 회로를 전기적으로 연결하는 방법에 있어서, 상기 제1전자 소자 위에 질화물 층에 가하는 단계; 상기 질화물 층 위에 산화물 층을 가하는 단계; 고도의 선택적 산화물:질화물 에칭을 가하고 나서 선택적 질화물:산화물 에칭을 가함으로써 상기 제1전자 소자 위에 개구를 에칭하여 상기 질화물 층과 상기 절연층을 관통하는 제1호울을 형성하는 단계; 상기 제1호울 내에 도전체를 증착시켜 제1콘택을 형성하는 단계; 및 외부 회로와 상기 제1콘택 사이에 전기적 접속을 형성하여 상기 제1전자 소자의 상기 외부 회로가 전기적으로 연결되도록 하는 단계를 포함하는 것을 특징으로 하는 방법.
  36. 제35항에 있어서, 상기 제1소자 및 상기 제1층이 캡과 스페이서를 갖는 게이트 스택을 포함하고, 상기 캡이 질화물을 포함하는 것을 특징으로 하는 방법.
  37. 제35항에 있어서, 상기 제1소자가 랜딩되지 않은 확산 영역(unlanded diffusion)을 포함하는 것을 특징으로 하는 방법.
  38. 제35항에 있어서, 상기 고도의 선택적 산화물:질화물 에칭이 고밀도 플라즈마 반응기 내에서 높은 C:F 비의 플루오로카본을 사용하는 건조 에칭을 포함하는 것을 특징으로 하는 방법.
  39. 제35항에 있어서, 상기 산화물 층이 인으로 도핑된 실리콘 산화물을 포함하는 것을 특징으로 하는 방법.
  40. 제1전자 소자와 외부 회로를 전기적으로 연결하는 방법에 있어서, 상기 제1전자 소자 위에, 산화물을 포함하는 제1층을 형성하는 단계; 상기 제1전자 소자와 상기 제1층 위에 질화물 층을 가하는 단계; 상기 질화물층 위에 산화물 층을 가하는 단계; 고도의 선택적 산화물:질화물 에칭을 가하고 나서 선택적 질화물:산화물 에칭을 가함으로써 상기 제1전자 소자 위에 개구를 에칭하여 상기 제1층, 상기 질화물 층 및 상기 절연층을 관통하는 제1호울을 형성하는 단계; 상기 제1호울 내에 도전체를 증착시켜 제1콘택을 형성하는 단계; 및 외부 회로와 상기 제1콘택 사이에 전기적 접속을 형성하여 상기 제1전자 소자의 상기 외부 회로가 전기적으로 연결되도록 하는 단계를 포함하는 것을 특징으로 하는 방법.
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