KR20200032756A - 3차원 수직 nand 워드라인을 위한 금속 충진 프로세스 - Google Patents

3차원 수직 nand 워드라인을 위한 금속 충진 프로세스 Download PDF

Info

Publication number
KR20200032756A
KR20200032756A KR1020207007526A KR20207007526A KR20200032756A KR 20200032756 A KR20200032756 A KR 20200032756A KR 1020207007526 A KR1020207007526 A KR 1020207007526A KR 20207007526 A KR20207007526 A KR 20207007526A KR 20200032756 A KR20200032756 A KR 20200032756A
Authority
KR
South Korea
Prior art keywords
tungsten
diborane
semiconductor substrate
layer
gas mixture
Prior art date
Application number
KR1020207007526A
Other languages
English (en)
Inventor
로렌스 슐로스
라아쉬나 후마윤
산제이 고피나스
주웬 가오
마이칼 다넥
카이한 아비디 아쉬티아니
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20200032756A publication Critical patent/KR20200032756A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C23C16/14—Deposition of only one other metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/16—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal carbonyl compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L27/11524—
    • H01L27/11529—
    • H01L27/11551—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Powder Metallurgy (AREA)

Abstract

반도체 기판 상에 텅스텐과 같은 전이 금속을 증착하는 방법들이 개시된다. 방법은 수소 밸런싱된 디보란의 가스 혼합물을 제공하는 단계를 포함하고, 수소는 가스 혼합물 내 디보란을 안정화하도록 역할을 한다. 방법은 붕소 층을 형성하도록 가스 혼합물을 반도체 기판으로 전달하는 단계를 더 포함하고, 붕소 층은 금속 함유 전구체를 금속으로, 예컨대 텅스텐 함유 전구체를 텅스텐으로 변환하기 위한 환원제 층으로서 역할을 한다. 일부 구현예들에서, 반도체 기판은 수직 구조체의 측벽들의 개구부들을 갖는 수평 피처들 또는 워드라인들과 함께 3차원 수직 NAND 구조체와 같은, 수직 구조체를 포함하고, 붕소 층은 수직 구조체의 수평 피처들에 컨포멀하게 증착될 수도 있다.

Description

3차원 수직 NAND 워드라인을 위한 금속 충진 프로세스
관련 출원에 대한 교차 참조
본 출원은 2017년 8월 14일 출원되고, 명칭이 "METAL FILL PROCESS FOR THREE-DIMENSIONAL VERTICAL NAND WORDLINE"인 미국 특허 가출원 번호 제 62/545,405 호의 우선권의 이익을 주장하고, 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
본 개시는 일반적으로 반도체 기판 상의 전이 금속의 증착에 관한 것이고, 보다 구체적으로, 붕소 함유 전구체에 의해 형성되는 붕소 층의 변환에 의한 반도체 기판 상의 전이 금속의 증착에 관한 것이다.
텅스텐 및 텅스텐 함유 재료들의 증착은 많은 반도체 제조 프로세스들의 필수적인 부분이다. 이러한 증착은 CVD (chemical vapor deposition) 기법들, PECVD (plasma-enhanced CVD) 기법들, ALD (atomic layer deposition) 기법들, 뿐만 아니라 예를 들어, PVD (physical vapor deposition) 와 같은 IC 제조 기술분야에 공지된 다른 증착 기법들을 통해 달성될 수도 있다. 이하, 텅스텐 기반 재료들 또는 단순히 텅스텐 재료들로 지칭되는, 텅스텐 및 텅스텐 함유 재료들은 수평 상호접속부들, 인접한 금속 층들 사이의 비아들, 제 1 금속 층들과 실리콘 기판 상의 디바이스들 사이의 콘택트들에 사용될 수도 있고, IC 설계에 활용된 다양한 고 종횡비 피처들에 일반적으로 사용될 수도 있다.
텅스텐 재료를 증착하기 위한 종래의 프로세스에서, 기판이 증착 챔버에서 미리 결정된 프로세스 온도로 가열되고, 텅스텐 재료의 박층이 시드 층 또는 핵생성 층으로 역할을 하도록 증착된다. 그 후, 텅스텐 재료의 벌크 층이 핵생성 층 상단에 증착된다. 종래에, 텅스텐 재료는 수소 (H2) 를 사용한 텅스텐 헥사플루오라이드 (WF6) 의 환원에 의해 형성되었다. 통상적으로, 텅스텐 재료는 종종 하나 이상의 필드 영역들, 뿐만 아니라 다양한 IC 피처들을 포함하는 기판의 전체 노출된 표면 영역 위에 증착된다. 이들 피처들은 광범위하게 가변하는 종횡비들을 가질 수도 있고, 일부 실시예들에서, 하나 이상의 또는 모든 피처들이 상대적으로 고 종횡비들을 가질 수도 있다.
본 개시는 방법에 관한 것이다. 방법은 가스 공급 라인에 가스 혼합물을 제공하는 단계를 포함하고, 가스 혼합물은 수소 (H2) 밸런싱된 디보란 (B2H6) 을 포함한다. 방법은 가스 공급 라인으로부터 증착 챔버 내로 반도체 기판의 표면으로 가스 혼합물을 도입하는 단계를 더 포함하고, 반도체 기판은 복수의 수평으로 배향된 피처들을 갖는 수직 구조체를 포함하고, 디보란은 수평으로 배향된 피처들에 붕소 층을 형성하도록 분해된다. 방법은 반도체 기판에서 붕소 층을 전이 금속 층으로 변환하는 단계를 더 포함한다.
일부 구현예들에서, 가스 혼합물은 체적으로 적어도 20 ％의 수소 밸런싱된 디보란을 포함한다. 일부 구현예들에서, 가스 혼합물은 체적으로 약 20 ％ 내지 약 50 ％의 수소 밸런싱된 디보란을 포함한다. 일부 구현예들에서, 전이 금속은 몰리브덴, 루테늄, 코발트, 또는 텅스텐을 포함한다. 일부 구현예들에서, 붕소 층을 전이 금속 층으로 변환하는 단계는 텅스텐 층을 형성하도록 붕소 층을 텅스텐 함유 전구체와 반응시키는 단계를 포함한다. 일부 구현예들에서, 반도체 기판은 수직 구조체의 측벽들에 개구부들을 갖고, 측벽들은 개구부들을 통해 수직 구조체로부터 유체로 액세스가능하다. 일부 구현예들에서, 수직 구조체는 3차원 (3-D) 수직 NAND 구조체이다. 일부 구현예들에서, 붕소 층은 수직 구조체의 수평으로 배향된 피처들 내에 컨포멀하게 (conformally) 증착되고, 붕소 층은 적어도 90 ％의 단차 커버리지를 갖는다.
본 개시는 또한 장치에 관한 것이다. 장치는 가스 공급 라인 및 가스 공급 라인에 커플링된 증착 챔버를 포함하고, 증착 챔버는 증착 챔버에서 반도체 기판을 프로세싱하도록 구성되고, 가스 공급 라인은 수소 밸런싱된 디보란의 가스 혼합물을 담도록 구성된다. 반도체 기판은 복수의 수평으로 배향된 피처들을 갖는 수직 구조체를 포함한다. 장치는 제어기를 더 포함하고, 제어기는 다음: 가스 공급 라인으로부터 증착 챔버 내로 반도체 기판의 표면으로 가스 혼합물을 도입하는 동작으로서, 디보란은 수평으로 배향된 피처들에 붕소 층을 형성하도록 분해되는, 가스 혼합물을 도입하는 동작; 및 반도체 기판에서 붕소 층을 전이 금속 층으로 변환하는 동작을 수행하기 위한 인스트럭션들을 제공하도록 구성된다.
일부 구현예들에서, 가스 혼합물은 체적으로 적어도 20 ％의 수소 밸런싱된 디보란을 포함한다. 일부 구현예들에서, 가스 혼합물은 체적으로 약 20 ％ 내지 약 50 ％의 수소 밸런싱된 디보란을 포함한다. 일부 구현예들에서, 전이 금속 층은 몰리브덴, 루테늄, 코발트, 또는 텅스텐을 포함한다. 일부 구현예들에서, 붕소 층을 변환하기 위한 인스트럭션으로 구성된 제어기는 전이 금속 층을 형성하도록 붕소 층을 전이 금속 전구체와 반응시키기 위한 인스트럭션들로 구성된다. 일부 구현예들에서, 반도체 기판은 수직 구조체의 측벽들에 개구부들을 갖고, 측벽들은 개구부들을 통해 수직 구조체로부터 유체로 액세스가능하다. 일부 구현예들에서, 제어기는 다음: 반도체 기판을 환원 가스에 노출시키는 동작을 수행하기 위한 인스트럭션들로 더 구성되고, 환원 가스는 실란, 디실란, 또는 수소를 포함한다. 일부 구현예들에서, 제어기는 다음: 반도체 기판을 증착 챔버에 제공하는 단계를 수행하기 위한 인스트럭션들로 더 구성된다.
이들 및 다른 실시예들은 도면들을 참조하여 이하에 더 기술된다.
도 1a는 텅스텐 재료로 충진되도록 설계될 수도 있는 기판의 수직 피처의 단면도를 도시한다.
도 1b는 도 1a와 유사한 피처의 예를 도시하지만, 피처의 하단부, 측벽들, 및 개구부를 라이닝하는 하부 층의 존재로 인해, 재차들어간 (re-entrant) 프로파일을 갖는다.
도 1c는 측벽의 대략 중간에서 수축부 (constriction) 를 나타내는 수평 피처의 위에서 내려다 본 평면도를 예시한다. 일부 실시예들에서, 이러한 수평 피처들은 수직으로 집적된 메모리 구조체의 "워드라인들"로 참조되는 것일 수도 있다.
도 1d는 도 1c에 도시된 동일한 수평 피처의 측면도를 예시하지만, 여기서, 수직 구조체로의 개구부를 갖고, 따라서 수직 구조체의 일부를 형성하는 것으로 도시된다.
도 2a는 VNAND (수직 메모리 NAND) 스택들 (좌측 및 우측), 중앙 수직 구조체, 및 중앙 수직 구조체의 마주보는 측벽들 상에 개구부들을 갖는 복수의 스택된 수평 피처들을 갖는 (반도체 기판 상에 형성된) 3D VNAND 구조체의 측단면도를 제공한다.
도 2b는 도 2a의 점선 수평 라인으로 나타낸 수평 섹션을 통해 취해진 단면으로, 도 2a에 측면도로 도시된 VNAND 구조체의 위에서 내려다 본 단면도를 제공한다.
도 3a는 도 2a에 도시된 것과 유사한 VNAND 구조체의 수직 단면 (절단도) 을 나타내지만, 도 3a에서는 단일 쌍의 워드라인들에 포커싱하고, 부가적으로 워드라인들의 보이드들 (voids) 의 형성을 발생시키는, 텅스텐 충진 프로세스를 개략적으로 예시한다.
도 3b는 도 2a에 도시된 것과 유사한 VNAND 구조체의 수평 단면 (절단도) 을 나타내고, 또한 도 3a에서와 같이 보이드들의 존재를 개략적으로 예시한다.
도 3c는 위에서부터 단면으로 본 단일 워드라인을 나타내고, 일반적으로 텅스텐 재료의 컨포멀한 증착이 도면에 도시된 필라들 (pillars) 의 존재로 인해 나타낸 워드라인의 내부를 어떻게 핀치오프하기 (pinch-off) 시작하는지 예시한다.
도 4는 텅스텐으로 붕소 변환을 채용하는 피처 충진의 다양한 스테이지들에서 피처의 개략적인 표현이다.
도 5는 디보란이 질소 밸런싱되는, 수소 밸런싱되는, 또는 수소와 질소의 혼합물 밸런싱되는 날짜의 함수로서 디보란의 농도를 예시하는 그래프이다.
도 6a 내지 도 6d는 상이한 시퀀스들에 따라 증착된 다양한 텅스텐 스택들을 개략적으로 예시한다.
도 7은 수소 밸런싱된 디보란을 사용하여 전이 금속 층을 증착하는 예시적인 방법을 예시하는 흐름도이다.
도 8은 특정한 구현예들에 따른 금속 증착 프로세스를 수행하기 위한 증착 챔버를 포함하는 장치의 개략적인 표현이다.
도 9는 특정한 구현예들에 따라 금속 증착 및/또는 에칭 동작들을 수행하기 위한 멀티-스테이션 장치의 개략적인 표현이다.
도 10은 특정한 구현예들에 따라 금속 증착 및/또는 에칭 동작들을 수행하기 위한 멀티-스테이션 장치의 개략적인 표현이다.
이하의 기술에서, 다수의 구체적인 상세들이 제시된 개념들의 완전한 이해를 제공하기 위해 개진된다. 제시된 개념들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 제시된 개념들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 일부 개념들이 특정한 실시예들과 함께 기술될 것이지만, 이들 실시예들은 개시된 실시예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"가 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 상부에서 집적 회로 제조의 임의의 많은 단계들 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 개시가 웨이퍼 상에서 구현된다고 가정한다. 그러나, 본 개시는 그렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 장점을 취할 수도 있는 다른 워크피스들이 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.
3차원 수직 NAND 구조체들
IC (integrated circuit) 설계 및 제조시 텅스텐 재료들의 빈번한 채용에도 불구하고, 그렇지만 이들의 사용과 연관된 어려움들이 있다. 예를 들어, 작은 피처들 또는 고 종횡비를 갖는 피처들 내로 텅스텐 재료를 증착하는 것은 증착된 텅스텐 내에 보이드들의 형성을 유발할 수도 있다. 보이드는 단순히 주변 영역들이 충진된 후 충진되지 않고 남아 있는 구조체 또는 피처 내 영역이다. 종종, 보이드 형성은 피처의 입구 근방에 증착된 재료의 불균형한 축적으로 인해 유발되어, 결과적으로 입구가 차단되게 하고, 피처의 내부 볼륨을 핀치오프하여 (pinch off) 내부 볼륨 내 추가 증착을 방지한다. 일단 차단되거나 핀치오프되면, 반응성 증착 전구체 종들이 내부 볼륨 내로 입력 경로를 갖지 못하여 이들 영역들 내에서 어떠한 추가 증착도 발생하지 못하게 한다. 다른 경우들에서, 심지어 핀치오프가 없어도, 텅스텐 재료가 (보텀-업 충진을 나타내는 대신) 측벽들로부터 증착되는 경향이 있다는 사실로 인해 심 (seam) 이 증착된 텅스텐 재료에서 나타날 수도 있다. 따라서, 이러한 심은 통상적으로 피처의 중심 축의 상당한 부분을 따라 연장되고 피처의 하단부를 향해 연장한다. 때때로, 심의 존재는 충진 프로세스의 완료 후 심이 필드 영역에 가깝게 연장하고 후속하는 화학적-기계적 평탄화가 심을 개방할 때와 같이, 보이드 형성을 야기할 수도 있다. 어떠한 경우든, 심들 및 보이드들은 고 저항, 기판 오염, 재료 손실을 유발할 수도 있고, 그렇지 않으면 IC들의 전기적 속성들에 부정적인 영향을 줄 수도 있다.
본 개시의 양태들은 보이드들 및 심들의 형성을 최소화하거나 제거하는 동안 반도체 기판 구조체들 및 피처들의 균일한 텅스텐 충진을 달성할 수도 있다. 이러한 균일한 텅스텐 충진의 적용예들은 로직 및 메모리 콘택트 충진, DRAM 매립된 워드라인 충진, 수직으로 집적된 메모리 게이트/워드라인 충진, 및 3D 통합 (TSV) 을 포함한다. 본 명세서에 기술된 방법들, 장치들, 및 시스템들은 충진 수직 피처들―비아, 예를 들어―뿐만 아니라, ―이하에 보다 상세히 기술될― 수직 NAND (VNAND) 구조체 내 수평 워드라인들과 같은, 수평 피처들을 충진하도록 사용될 수도 있다. 충진될 구조체들 또는 피처들을 갖는 기판들은 200, 300, 또는 450 ㎜ 반도체 웨이퍼들, 또는 약 200 내지 300 ㎜, 또는 약 300 내지 450 ㎜, 또는 약 450 ㎜보다 큰 직경들을 갖는 웨이퍼들, 또는 적절히 크기가 정해진 웨이퍼일 수도 있다. 더욱이, 방법들, 장치들, 및 시스템들은 패널들, 디스플레이 기판들, 등을 포함하는, 다른 타입들의 기판들 상의 피처들을 텅스텐으로 충진하기 위해 사용될 수도 있다.
상기에 나타낸 바와 같이, 반도체 기판 구조체들 및 피처들을 텅스텐 재료로 충진하는 것과 연관된 중요한 문제는 텅스텐 충진 프로세스 동안 심들 및 보이드들의 형성이다. 특히, 좁은 그리고/또는 재차들어간 개구부들, 또는 수축부들 중 하나 이상을 갖거나, 단순히 상대적으로 고 종횡비들을 갖는 것을 특징으로 하는 피처들을 갖는 구조체들은 문제가 될 수도 있다. 도 1a는 텅스텐 재료로 충진되도록 설계될 수도 있는 기판 (103) 의 수직 피처 (101) 의 단면을 도시한다. 이러한 수직 피처는 피처 개구부 (105) 및 측벽들 (107) 을 갖는다. 수직 피처 (101) 는 적어도 약 2:1, 또는 적어도 약 4:1, 또는 적어도 약 6:1, 또는 적어도 약 10:1, 또는 적어도 약 20:1, 또는 훨씬 보다 높은 종횡비를 가질 수도 있다. 피처 개구부 (105) 는 약 10 ㎚ 내지 500 ㎚, 예를 들어, 약 25 내지 300 ㎚의 직경을 가질 수도 있다.
유사하게, 도 1b는 유사한 피처 (101) 의 예를 도시하지만, 피처 (101) 의 하단부, 측벽들, 및 개구부를 라이닝하는 하부 층 (113) 의 존재로 인해, 재차들어간 프로파일을 갖는다. 재차들어간 프로파일은 피처 개구부와 하단부 사이의 좁아지는 어떤 곳 또는 피처의 폐쇄된 단부의 단면을 나타내, 프로파일에서 "보틀 넥 (bottleneck)"을 나타낸다. 일부 경우들에서, 재차들어간 프로파일은 피처 개구부 내측으로부터 점점 좁아질 수도 있고, 또는 피처 개구부 자체에 바로 돌출부 (overhang) 를 포함할 수도 있다. 도 1b는 후자의 예를 도시한다―다시, 좁아지는 부분은 피처의 하단부 상 또는 피처 측벽들 (107) 의 보다 아래보다 피처 개구부 근방에서 보다 두꺼워서, 돌출부 (115) 를 형성하는 하부 층 (113) 의 존재로 인한 것이다. 하부 층 (113) 은 예를 들어, 확산 배리어 층, 접착 층, 핵생성 층, 또는 전술한 것들의 임의의 조합, 또는 임의의 다른 잠재적으로 유용하거나 유리한 재료의 층일 수도 있다.
일부 실시예들에서, 피처의 측벽들의 하나 이상의 수축부들은 균일한 텅스텐 충진을 달성하는데 어려움을 생성할 수도 있다. 도 1c는 피처의 측벽 (107) 의 대략 중간에서 수축부 (109) 를 나타내는 예시적인 수평 피처 (121) 의 위에서 내려다 본 평면도를 예시한다. 일부 실시예들에서, 이러한 수평 피처들은 이하에 보다 상세히 기술된 3-D 수직 NAND (VNAND) 구조체들 중 하나와 같은 수직으로 집적된 메모리 구조체의 "워드라인"으로 지칭될 수도 있다. 도 1d는 수직 구조체 (122) 로의 개구부 (105) 를 가져, 수직 구조체 (122) 의 일부를 형성하는, 동일한 수평 피처 (121) 의 측면도를 예시한다. 일부 실시예들에서, 그리고 일부 증착 화학물질들 및 프로세스들에 대해, 이러한 구조체에서 균일한 텅스텐 충진을 달성하는 것은 충분한 양의 증착 전구체의 종 각각이 구조체 (122) 의 베이스로 수직으로 아래로 그리고 이어서 수평 피처 (121) 를 통해, 특히, 수축부 (109) 의 영역을 통해 수평으로 이동해야 하기 때문에, 문제가 될 수도 있다. 다시, 도 1c는 수평 피처 (121) 및 수축부 (109) 의 위에서 내려다 본 평면도를 제공하지만, 도 1d는 동일한 부분의 측면도를 제공한다는 것을 주의한다. 따라서, 이 실시예에서, 수축부 (109) 는 피처 (121) 의 측벽들 (107) 로부터 수평으로 그리고 수직으로 내측으로 연장한다는 것이 이들 도면으로부터 자명하다. 그러나, 다른 실시예들에서, 피처 내 수축부들은 2 개의 단면 치수들 중 하나에만 나타날 수도 있고, 임의의 타입의 수축부―1 또는 2 개의 치수들인지―는 균일한 텅스텐 충진을 보다 어렵게 만들 수도 있다는 것이 이해되어야 한다.
일부 실시예들에서, 반도체 기판 상의 충진될 구조체는 수직 구조체의 측벽들에 개구부들―주 수직 구조체로부터 피처 개구부들을 통해 유체로 액세스가능한 (수평 피처들의) 복수의 내부 볼륨들로 이어지는 개구부들―을 갖는 복수의 수평 피처들을 갖는 수직 구조체일 수도 있다.
예를 들어, 도 2a는 VNAND 스택들 (좌측 205 및 우측 206), 중앙 수직 구조체 (210), 및 중앙 수직 구조체 (210) 의 마주보는 측벽들 (240) 상의 개구부들 (230) 을 갖는 복수의 스택된 수평 피처들 (220) 을 갖는 3D 수직 메모리 NAND (VNAND) 구조체 (200) (반도체 기판 (201) 상에 형성된) 의 측단면도를 제시한다. 도 2a는 함께 "트렌치-유사" 중앙 수직 구조체 (210) 를 형성하는, 제시된 VNAND 구조체의 2 개의 "스택들"을 디스플레이하지만, 특정한 실시예들에서, 연속하여 배치되고 서로 공간적으로 평행하게 이어지는 2 개 이상의 "스택들", 도 2a에 명시적으로 예시된 것과 같은, 중앙 수직 구조체 (210) 를 형성하는 "스택들"의 인접한 쌍 각각 사이에 갭이 있을 수도 있다는 것을 주의한다. 이 실시예에서, 수평 피처들 (220) 은 실제로 수직 구조체 (210) 로부터 개구부들 (230) 을 통해 유체로 액세스가능한 3D 메모리 "워드라인들"이다. 도면에 명시적으로 나타내지 않았지만, 도 2a에 도시된 VNAND 스택들 (205, 206) 모두 (즉, 좌측 VNAND 스택 (205) 및 우측 VNAND 스택 (206)) 에 존재하는 수평 피처들 (220) 은 또한 VNAND 스택들의 다른 측면들 (각각 가장 좌측 및 가장 우측) 로부터 부가적인 VNAND 스택들에 의해 (도시되지 않지만, 가장 좌측 및 가장 우측에) 형성된 유사한 수직 구조체들을 통해 액세스가능하다. 달리 말하면, VNAND 스택 (205, 206) 각각은 VNAND 스택의 양 측면들로부터 중앙 수직 구조체 (210) 를 통해 유체로 액세스가능한, 워드라인들의 스택을 포함한다. 도 2a에 개략적으로 예시된 특정한 예에서, VNAND 스택 각각은 6 쌍의 스택된 워드라인들을 포함하지만, 다른 실시예들에서, 3-D VNAND 메모리 레이아웃은 개구부들 (230) 을 갖는 16, 또는 32, 또는 64, 또는 128 개의 스택된 수평 워드라인 피처들 (220) 에 대응하는, 수직으로 스택된 8, 또는 16, 또는 32, 또는 64 쌍의 워드라인들을 포함할 수도 있다. 더욱이, 원칙적으로, 임의의 수의 워드라인들이 수직 피처들의 (실질적으로) 보이드-프리 충진을 성공적으로 달성하기 위해 사용가능한 기법인 한, 이러한 VNAND 구조체에 수직으로 스택될 수도 있다. 따라서, 예를 들어, VNAND 스택은 2 내지 256 개의 수평 워드라인 피처들, 또는 8 내지 128 개의 수평 워드라인 피처들, 또는 16 내지 64 수평 워드라인 피처들, 등을 포함할 수도 있다 (열거된 범위들은 언급된 종점을 포함하는 것으로 이해된다).
도 2b는 도 2a에 나타낸 (즉, 점선 수평 라인으로 나타낸) 수평 섹션 (260) 을 통해 취해진 단면과 함께, 도 2a의 측면도로 도시된 동일한 VNAND 구조체 (200) 의 위에서 내려다 본 단면도를 제공한다. 도 2b의 단면은 반도체 기판 (201) 의 베이스로부터 VNAND 스택 (200) 의 상단으로 수직으로 진행하는 도 2a에 도시된 필라들 (250) 의 몇몇 열들을 예시한다. 일부 실시예들에서, 이들 필라들 (250) 은 폴리실리콘 재료로부터 형성되고 구조적으로 그리고 기능적으로 VNAND 구조체 (200) 에 중요하다. 일부 실시예들에서, 이러한 폴리실리콘 필라들은 워드라인들에 의해 형성된 스택된 메모리 셀들에 대해 게이트 전극들로서 역할을 할 수도 있다. 도 2b의 상면도는 필라들 (250) 이 워드라인들 (220) 로 개구부들 (230) 에 수축부들을 형성한다는 것을 예시한다―즉, 수직 구조체 (210) 로부터 (도 2b에 화살표들로 나타낸 바와 같이) 개구부들 (230) 을 통한 워드라인들 (220) 의 유체적 액세스가능성은 필라들 (250) 에 의해 억제된다. 일부 실시예들에서, 인접한 폴리실리콘 필라들 사이의 수평 갭의 사이즈는 약 1 내지 20 ㎚이다. 이러한 유체적 액세스가능성의 감소는 텅스텐 재료로 워드라인들 (220) 을 균일하게 충진하는 것의 어려움을 증가시킨다.
워드라인들 (220) 의 구조체 및 필라들 (250) 의 존재로 인한 텅스텐 재료로 워드라인들을 균일하게 충진하는 것의 어려움은 도 3a, 도 3b 및 도 3c에 더 예시된다. 도 3a는 도 2a에 도시된 것과 유사한 VNAND 구조체 (200) 를 통한 수직 절단도를 도시하지만, 이 도면은 단일 쌍의 워드라인들 (220) 에 포커싱하고, 부가적으로 워드라인들 (220) 의 보이드들 (270) 의 형성을 발생시키는, 텅스텐 충진 프로세스를 개략적으로 예시한다. 도 3b는 또한 보이드들 (270) 을 개략적으로 예시하지만, 이 도면에서 필라들 (250) 을 통한 수평 절단도를 통해 예시되고, 도 2b에 나타난 수평 절단도와 유사하다. 도 3b는 수축부 형성 필라들 (250) 둘레의 텅스텐 재료의 축적을 예시하고, 부가적인 텅스텐 재료가 보이드들 (270) 의 영역에 증착될 수 없도록, 축적은 개구부들 (230) 의 핀치오프를 발생시킨다. 보이드-프리 텅스텐 충진은 수직 구조체 (210) 를 통해, 개구부들 (230) 을 통해, 수축되는 필라들 (250) 을 지나, 그리고 워드라인들 (220) 의 가장 먼 곳으로 아래로 충분한 양의 증착 전구체의 마이그레이션 (migration) 에 의존하고, 필라들 (250) 둘레에 텅스텐의 축적된 증착 전에 개구부들 (230) 의 핀치오프를 유발하고 워드라인들 (220) 내로 추가 전구체 마이그레이션을 방지한다는 것이 도 3a 및 도 3b로부터 자명하다. 유사하게, 도 3c은 위로부터 단면으로 본 단일 워드라인 (220) 을 나타내고, 그렇지 않으면 워드라인 (220) 을 통한 개방 경로를 상당한 폭의 필라들 (250) 이 부분적으로 차단하고, 그리고/또는 좁아지고, 그리고/또는 수축되도록 작용한다는 사실로 인해 텅스텐 재료의 대체로 컨포멀한 증착이 워드라인 (220) 의 내부를 핀치오프하는 방법을 예시한다. (도 3c의 예는 도 3b에 도시된 필라 수축부들의 구조체의 3-D 피처들의 2-D 렌더링, 따라서, 단면도가 아니라 평면도에서 알 수 있는 수축부들을 예시하는 것으로 이해될 수 있다는 것을 주의해야 한다.)
이에 따라, 반도체 피처들의 수축된 영역들 내로 텅스텐 함유 재료의 균일한 증착은 상당한 과제를 제기할 수 있다. 상기 기술된 예들은 특히 3-D VNAND 메모리 구조체들의 메모리 워드라인들을 균일하게 충진하는 것의 문제를 고려하였지만, 본 명세서에 기술된 방법들은 텅스텐 함유 재료의 소스로부터 균일한 텅스텐 증착이 목표되는 피처의 영역으로 상대적으로 수축된 경로가 있는 임의의 종류의 피처에 적용될 수 있다.
보이드 형성을 회피하고 수평 피처들의 균일한 텅스텐 충진을 달성하기 위한 기법들 중 일 부류는 텅스텐 증착 동작과 텅스텐 에칭 동작의 조합을 수반한다. 일반적인 개념은 핀치오프가 발생할 때까지 텅스텐을 증착하고, 폐쇄된 영역을 재개방하도록 핀치 지점을 에칭백하고, 이어서 이전에 폐쇄된 영역 내로 다시 텅스텐을 재증착하는 것이다. 이러한 기법이 채용될 수도 있는 일부 상황들에서, 한 쌍의 증착 동작들 사이에 에칭 동작을 개재하는 것은 ―특정한 수평 피처들 내에서도― 충분히 균일한 텅스텐 충진을 완료하기 충분할 수도 있다. 그러나, 보다 어려운 상황들에서, ―구조체의 종횡비의 크기, 충진될 수평 피처 내 수축 정도, 등에 따라― 부가적인 증착-에칭 사이클들이 충분한 충진을 위해 필요할 수도 있다. 증착 및 에칭 동작들의 조합을 사용하여 텅스텐을 증착하는 것에 관한 부가적인 상세들은, 전체가 모든 목적들을 위해 본 명세서에 인용된, 2014년 5월 22일 출원되고 명칭이 "METHODS AND APPARATUSES FOR VOID-FREE TUNGSTEN FILL IN THREE-DIMENSIONAL SEMICONDUCTOR FEATURES"인 미국 특허 출원 번호 제 14/285,505 호에 기술된다.
붕소 변환
일부 구현예들에서, 텅스텐 증착은 컨포멀한 붕소 증착, 이어서 텅스텐 층을 형성하도록 붕소에 의한 텅스텐 함유 전구체 (예컨대 WF6) 의 환원을 포함할 수 있다. 예시적인 반응은: WF6(g) + 2B(s) → W(s) + BF3(g) 이다. 붕소 변환에 의한 텅스텐 증착은 텅스텐 핵생성 층 형성시 또는 텅스텐으로 피처 충진시 발생할 수 있다. 붕소 변환에 의한 피처 충진의 예는 도 4에 도시된다. 그러나, 붕소 변환은 피처 충진을 위해 텅스텐을 증착할 뿐만 아니라, 핵생성 층 및 다른 목적들로서 텅스텐을 증착하도록 역할을 할 수 있다는 것이 이해된다.
도 4는 이러한 붕소 변환에 의한 피처 충진 방법에서 특정한 동작들을 예시하는 흐름도를 도시한다. 먼저, 동작 410에서, 박형의 컨포멀한 붕소 층 (425) 이 피처 (401) 에서 티타늄 나이트라이드 층 (413) 위에 증착된다. 동작 420에서, 박형의 컨포멀한 붕소 층 (425) 이 예를 들어, 상기 주어진 반응에 의해, 텅스텐 층 (427) 으로 변환된다. 붕소 증착 동작 및 변환 동작은 텅스텐 층 (427) 이 성장하도록 나중에 텅스텐으로 변환되는, 또 다른 컨포멀한 붕소 층 (425) 을 형성하도록 430 및 440에서 반복된다. 증착 반응 및 변환 반응은 피처가 텅스텐 (427) 으로 완전히 충진될 때까지 반복될 수 있다. 매우 컨포멀하고, 작은 입자 및 보다 평활한 텅스텐을 증착하기 위해 박형의 컨포멀한 붕소 (또는 또 다른 환원 재료) 및 텅스텐으로 변환의 복수의 사이클들의 사용은 그렇지 않으면 크고 또는 고르지 않은 입자 성장을 발생시키는 CVD 방법을 사용하여 형성할 수도 있는, 심을 감소시킬 수 있다. 일부 구현예들에서, 사이클 각각은 약 10 ㎚까지의 두께를 갖는 텅스텐 층을 형성할 수도 있다. 붕소로부터 텅스텐으로의 변환과 연관된 볼륨의 증가가 있을 수도 있다.
원소적 텅스텐을 형성하기 위해 텅스텐 함유 전구체를 환원할 수 있는 층을 형성하도록 반응 또는 분해할 수 있는 임의의 붕소 함유 화합물이 사용될 수도 있다. 예들은 BnHn +4, BnHn +6, BnHn +8, BnHm을 포함하는 보란들을 포함하고, 여기서 n은 1 내지 10의 정수이고, m은 n이 아닌 정수이다.
일부 구현예들에서, 층 (425) 은 실리콘 또는 실리콘 함유 재료, 인 또는 인 함유 재료, 게르마늄 또는 게르마늄 함유 재료, 및 수소를 포함하는 텅스텐 전구체를 환원할 수 있는 임의의 재료일 수도 있다. 이러한 층들을 형성하도록 사용될 수 있는 예시적인 전구체들은 SiH4, Si2H6, PH3, SiH2Cl2, 및 GeH4을 포함한다. 텅스텐 피처 충진시 붕소 변환을 사용한 부가적인 예들은 이하에 기술된다.
붕소 함유 화합물들을 사용한 텅스텐의 증착에 관한 부가적인 상세들은 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된, 2013년 3월 27일 출원되고 명칭이 "TUNGSTEN FEATURE FILL"인 미국 특허 출원번호 제 13/851,885 호에 기술된다.
핵생성 층 증착
일부 구현예들에서, 본 명세서에 기술된 방법들은 벌크 층의 증착 전에 텅스텐 핵생성 층의 증착을 수반한다. 핵생성 층은 통상적으로 그 위에 벌크 텅스텐 함유 재료의 후속 증착을 용이하게 하는 박형의 컨포멀한 층이다. 다양한 구현예들에 따라, 핵생성 층이 피처의 임의의 충진 전에 그리고/또는 피처의 충진 동안 후속하는 지점들에서 증착될 수도 있다. 예를 들어, 일부 구현예들에서, 핵생성 층이 피처의 텅스텐의 에칭에 이어 증착될 수도 있다.
특정한 구현예들에서, 핵생성 층은 펄싱된 핵생성 층 (PNL) 기법을 사용하여 증착된다. PNL 기법에서, 환원제, 선택가능한 퍼지 가스들, 및 텅스텐 함유 전구체의 펄스들이 후속하여 반응 챔버 내로 주입되고 반응 챔버로부터 퍼지된다. 프로세스는 목표된 두께가 달성될 때까지 순환적 방식으로 반복된다. PNL은 일반적으로 원자 층 증착 (ALD) 기법들을 포함하여, 반도체 기판 상에서 반응을 위해 반응물질들을 순차적으로 첨가하는 임의의 순환적 프로세스를 구현한다. 텅스텐 핵생성 층들을 증착하기 위한 PNL 기법들은, 모두 전체가 참조로서 본 명세서에 인용된, 미국 특허 제 6,635,965 호; 제 7,005,372 호; 제 7,141,494 호; 제 7,589,017 호, 제 7,772,114 호, 제 7,955,972 호 및 제 8,058,170 호, 및 미국 특허 공보 제 2010-0267235 호에 기술된다. 핵생성 층 두께는 핵생성 층 증착 방법뿐만 아니라 목표된 품질의 벌크 증착에 종속될 수 있다. 일반적으로, 핵생성 층 두께는 고 품질, 균일한 벌크 증착을 지지하기 충분하다. 예들은 10 Å 내지 100 Å의 범위일 수도 있다.
PNL 증착의 예들이 상기 제공되었지만, 본 명세서에 기술된 방법들은 텅스텐 핵생성 층 증착의 특정한 방법으로 제한되지 않고, PNL, ALD, CVD, 및 PVD (physical vapor deposition) 를 포함하는 임의의 방법에 의해 형성된 텅스텐 핵생성 층들 상의 벌크 텅스텐 막의 증착을 포함한다. 더욱이, 특정한 구현예들에서, 벌크 텅스텐은 핵생성 층을 사용하지 않고 피처에 바로 증착될 수도 있다. 예를 들어, 일부 구현예들에서, 피처 표면 및/또는 이미 증착된 하부 층은 벌크 텅스텐 증착을 지지한다. 일부 구현예들에서, 핵생성 층을 사용하지 않는 벌크 텅스텐 증착 프로세스가 수행될 수도 있다. 참조로서 본 명세서에 인용된, 2012년 7월 27일 출원된, 미국 특허 출원번호 제 13/560,688 호는 예를 들어 핵생성 층을 사용하지 않은 텅스텐 벌크 층의 증착을 기술한다.
다양한 구현예들에서, 텅스텐 핵생성 층 증착은 텅스텐 헥사플루오라이드 (WF6), 텅스텐 헥사클로라이드 (WCl6), 및 텅스텐 헥사카르보닐 (W(CO)6) 과 같은 텅스텐 함유 전구체로의 노출을 수반할 수 있다. 특정한 구현예들에서, 텅스텐 함유 전구체는 WF6와 같은 할로겐 함유 화합물이다. 유기-금속성 전구체들, 및 MDNOW (methylcyclopentadienyl-dicarbonylnitrosyl-tungsten) 및 EDNOW (ethylcyclopentadienyl-dicarbonylnitrosyl-tungsten) 와 같은 불소 프리 전구체들이 또한 사용될 수도 있다.
환원제들의 예들은 디보란 (B2H6) 및 다른 보란들을 포함하는 붕소 함유 환원제들, 실란 (SiH4) 및 다른 실란들을 포함하는 실리콘 함유 환원제들, 하이드라진들 및 게르만들을 포함할 수 있다. 일부 구현예들에서, 텅스텐 함유 전구체들의 펄스들은 하나 이상의 환원제들, 예를 들어, S/W/S/W/B/W, 등의 펄스들로 교번할 수 있고, W는 텅스텐 함유 전구체를 나타내고, S는 실리콘 함유 전구체를 나타내고, 그리고 B는 붕소 함유 전구체를 나타낸다. 일부 구현예들에서, 별도의 환원제가 사용되지 않을 수도 있고, 예를 들어, 텅스텐 함유 전구체가 열적 또는 플라즈마 보조된 분해를 겪을 수도 있다.
PNL 텅스텐 막 속성들은 프로세스 가스들의 선택 및 도입 시퀀스에 의해 실질적으로 변경될 수 있다. 특히, 텅스텐 함유 가스 (예를 들어, WF6) 의 제 1 도즈 전에 붕소 함유 환원제 (예를 들어, B2H6) 의 단일 도즈로 PNL 텅스텐 증착을 시작하는 것이 유리하다. B2H6 - WF6의 최초 도즈들 후, PNL 텅스텐 증착의 나머지 사이클들은 상기 기술된 바와 같이 (예를 들어, 교번하는 SiH4 펄스 및 WF6 펄스) 로 진행할 수 있다.
이 접근방법에서, 디보란 (또는 다른 붕소 함유 전구체) 이 원소적 붕소의 "희생 층"을 형성하도록 기판 표면 상에서 반응한다. 이 희생 층은 후속하여 원소적 텅스텐을 형성하도록 텅스텐 전구체와 반응한다. 붕소 증착 프로세스는 (예를 들어 실란-기반 반응들과 반대로) 종래의 자기-제한 ALD 타입 증착 프로세스가 아니다. 오히려, 통상적인 PNL 또는 CVD 동작 조건들 (예를 들어, 200 ℃ 내지 400 ℃, 1 내지 300 Torr) 하에서 유전체 표면 상에 붕소 막을 생성하기 위해 디보란 (또는 다른 적합한 붕소 함유 재료) 을 열적으로 분해한다. 반응은 기판이 붕소 환원제에 노출되는 한 진행될 수 있다. 그러나, 제한된 양의 텅스텐이 후속하는 단계에서 실제로 형성된다는 것을 보장하기 위해, 디보란 증착은 바람직하게 약 3 내지 10 Å의 두께로 제한된다. 이는, 디보란의 대략 1 내지 3 모노레이어들에 대응할 수도 있다. 프로세스의 제 2 동작에서, 원소적 붕소 층은 붕소에 의해 원소적 텅스텐으로 환원되는 텅스텐 전구체에 노출된다.
일부 실시예들에서, 붕소 동작은 적당한 시간 양 내에 충분한 양의 붕소가 표면 상에 형성된다는 것을 보장하기 위해, 중간 온도 (예를 들어, 300 ℃) 에서 수행된다. 다른 파라미터들에 관하여, 일반적으로 프로세스 단계들은 약 0.1 내지 300 Torr의 압력에서 수행되고 도즈량은 플로우 레이트들 및 콘택트 시간에 의해 규정된다. 일반적으로, 붕소 함유 환원제는 금속성 텅스텐 층을 생성하기 위해 텅스텐 전구체를 효과적으로 환원할 수 있는 임의의 프로세스 호환가능 붕소 화합물일 수 있다. 적합한 붕소 함유 환원제들의 예들은 헥사보란 (B6H10), 트리보란, 디보란 (B2H6), 등과 같은 보란들을 포함한다.
측정값들은 대략 200 kJ/gmol의 활성화 에너지를 사용하여 B2H6로부터 1차 붕소 성장 동역학을 나타낸다. 따라서 매우 박형의 붕소 막이 제 1 WF6 또는 다른 W 함유 시약 펄스에 앞서, 희생 층으로서 증착될 수 있다. 표면 상의 B의 양은 웨이퍼의 모든 표면들 상에서 핵생성 및 텅스텐 성장을 시작하기 위해 WF6에 대한 적절한 핵생성 장소들을 제공하도록 맞춤된다 (tailor). 인입 반도체 웨이퍼들 기판의 변동들에 대해 이는 PNL 프로세스의 센서티비티 (sensitivity) 를 상당히 감소시킨다. 특히, 제 1 B2H6 펄스로부터 적절히 최적화된 B 층을 사용하여, 불연속적인 Ti-TiN 라인-배리어 막들을 갖는 웨이퍼 표면들 상에서 텅스텐 핵생성도 할 수 있다. 콘택트들의 종횡비들이 10:1 (깊이/직경) 을 초과할 때, PVD 또는 CVD Ti 및 TiN 배리어들로부터 불량한 단차 커버리지가 종종 콘택트들의 하단부 근방에 불연속적인 막들을 생성하기 때문에, 로직 및 DRAM 디바이스들을 위한 극도의 고 종횡비 반도체 콘택트 구조체들에서 이는 매우 중요하다.
B2H6는 PNL 텅스텐에 대한 환원제로서 결함이 없는 것은 아니다. B2H6는 열적 CVD 프로세스에 의해 증착되고 자기-제한적이지 않기 때문에, B2H6로부터 붕소 증착과 함께 단차 커버리지 문제들을 가질 가능성이 있다. 이는 20:1 미만의 종횡비들을 갖는 피처들에서 통상적으로 보이지 않지만, 60:1 이상의 종횡비들을 갖는 급진적인 (DRAM) 구조체들에 있어 문제가 될 수도 있다. SiH4는 자기-제한적이고 충분한 도즈 시간들이 주어지면 임의의 토포그래피로 충분히 포화할 수 있다. 따라서, 통상적인 PNL 텅스텐 성장은 B2H6의 최초 펄스로 시작하여 WF6와 SiH4의 교번하는 도즈들이 이어질 수도 있다. B2H6 도즈 시간은 후속하는 텅스텐 성장을 위한 적절한 핵생성 장소들을 제공하도록 최적화될 수도 있다. 붕소는 또한 WF6의 분해에 의해 생성된 과잉 불소를 소비하기 위한 게터 (getter) 로서 역할을 할 수도 있다. WF6 및 SiH4의 후속하는 도즈들은 자기-제한적이고, 균일하고 완전히 컨포멀한 텅스텐 막 성장을 발생시킨다.
벌크 증착
많은 구현예들에서, 텅스텐 벌크 증착은 피처에 벌크 충진 층을 증착하기 위해 환원제 및 텅스텐 함유 전구체가 증착 챔버 내로 흐르는 CVD 프로세스에 의해 발생할 수 있다. 불활성 캐리어 가스는 미리 혼합될 수도 있고 또는 미리 혼합되지 않을 수도 있는, 하나 이상의 반응물질 스트림들을 전달하도록 사용될 수도 있다. PNL 프로세스 또는 ALD 프로세스와 달리, 이 동작은 일반적으로 목표된 양이 증착될 때까지 반응물질들을 연속적으로 흘리는 것을 수반한다. 특정한 구현예들에서, CVD 동작은 하나 이상의 반응물질 플로우들이 방향전환된 기간들에 의해 분리된 반응물질들의 연속적이고 동시적인 플로우의 복수의 기간들로, 복수의 단계들에서, 발생할 수도 있다.
이로 제한되는 것은 아니지만, WF6, WCl6, 및 W(CO)6를 포함하는 다양한 텅스텐 함유 가스들이 텅스텐 함유 전구체로서 사용될 수 있다. 특정한 구현예들에서, 텅스텐 함유 전구체는 WF6와 같은, 할로겐 함유 화합물이다. 특정한 구현예들에서, 환원제는 수소 가스이지만, 실란 (SiH4), 디실란 (Si2H6), 하이드라진 (N2H4), 디보란 (B2H6) 및 게르만 (GeH4) 을 포함하는, 다른 환원제들이 사용될 수도 있다. 많은 구현예들에서, 수소 가스가 CVD 프로세스에서 환원제로서 사용된다. 일부 다른 구현예들에서, 벌크 텅스텐 층을 형성하기 위해 분해될 수 있는 텅스텐 전구체가 사용될 수 있다. 벌크 증착은 또한 ALD 프로세스들을 포함하는 다른 타입들의 프로세스들을 사용하여 발생할 수도 있다.
온도들의 예들은 200 ℃ 내지 500 ℃의 범위일 수도 있다. 다양한 구현예들에 따라, 본 명세서에 기술된 임의의 CVD W 동작들은 예를 들어, 약 250 ℃ 내지 350 ℃에서 또는 약 300 ℃에서 저온 CVD W 충진을 채용할 수 있다.
증착은 특정한 피처 프로파일이 달성될 때까지 그리고/또는 특정한 양의 텅스텐이 증착될 때까지 다양한 구현예들에 따라 진행될 수도 있다. 일부 구현예들에서, 증착 시간 및 다른 관련 파라미터들은 모델링 및/또는 시행착오에 의해 결정될 수도 있다. 예를 들어, 핀치오프까지 텅스텐이 피처에 컨포멀하게 증착될 수 있는, 인사이드 아웃 (inside out) 충진 프로세스를 위한 최초 증착에 대해, 피처 치수들에 기초하여 텅스텐 두께 및 핀치오프를 달성하는 대응하는 증착 시간을 결정하는 것은 간단할 수도 있다. 일부 구현예들에서, 프로세스 챔버는 증착 동작의 엔드포인트 검출을 위해 인시츄 계측 측정들을 수행하도록 다양한 센서들을 구비할 수도 있다. 인시츄 계측의 예들은 광학 현미경 및 증착된 막들의 두께를 결정하기 위한 XRF (X-Ray Fluorescence) 를 포함할 수도 있다.
본 명세서에 기술된 텅스텐 막들은 사용된 특정한 전구체들 및 프로세스들에 따라, 질소, 탄소, 산소, 붕소, 인, 황, 실리콘, 게르마늄 등과 같은 일정 양의 다른 화합물들, 도펀트들 및/또는 불순물들을 포함할 수도 있다는 것이 이해되어야 한다. 막 내 텅스텐 함량은 20 ％ 내지 100 ％ (atomic) 텅스텐의 범위일 수도 있다. 많은 구현예들에서, 막들은 적어도 50 ％ (atomic) 텅스텐, 또는 심지어 적어도 약 60 ％, 75 ％, 90 ％, 또는 99 ％ (atomic) 텅스텐을 갖는, 텅스텐 풍부이다. 일부 구현예들에서, 막들은 텅스텐 카바이드 (WC), 텅스텐 나이트라이드 (WN), 등과 같은 금속성 또는 원소적 텅스텐 (W) 의 혼합물 및 다른 텅스텐 함유 화합물들일 수도 있다.
이들 재료들의 CVD 및 ALD 증착은 임의의 적절한 전구체들을 사용하는 것을 포함할 수 있다. 예를 들어, 텅스텐 나이트라이드의 CVD 및 ALD 증착은 이하에 더 기술된 바와 같이 할로겐 함유 화합물 및 할로겐 프리 텅스텐 함유 및 질소 함유 화합물들을 사용하는 것을 포함할 수 있다. 티타늄 함유 층들의 CVD 및 ALD 증착은 TDMAT (tetrakis(dimethylamino)titanium) 및 티타늄 클로라이드 (TiCl4), 그리고 적절하다면, 하나 이상의 공반응물질들을 포함하는 예들과 함께 티타늄 함유 전구체들을 사용하는 것을 포함할 수 있다. 탄탈룸 함유 층들의 CVD 및 ALD 증착은 PDMAT (pentakis-dimethylamino tantalum) 및 TaF5와 같은 전구체들 그리고 적절하다면, 하나 이상의 공반응물질들을 사용하는 것을 포함할 수 있다. 코발트 함유 층들의 CVD 및 ALD 증착은 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오나토)코발트 (tris(2,2,6,6-tetramethyl-3,5-heptanedionato)cobalt), 비스(사이클로펜타디에닐)코발트 (bis(cyclopentadienyl)cobalt), 및 다이코발트 헥사카르보닐 부틸아세틸렌 (dicobalt hexacarbonyl butylacetylene) 과 같은 전구체들, 그리고 하나 이상의 공반응물질들을 사용하는 것을 포함할 수 있다. 니켈 함유 층들의 CVD 및 ALD 증착은 사이클로펜타디에닐아릴니켈 (cyclopentadienylallylnickel) (CpAllylNi) 및 MeCp2Ni와 같은 전구체들을 사용하는 것을 포함할 수 있다. 공반응물질들의 예들은 N2, NH3, N2H4, N2H6, SiH4, Si3H6, B2H6, H2, 및 AlCl3을 포함할 수 있다.
피처 내 재료의 분포는 또한 단차 커버리지에 의해 특징화될 수도 있다. 본 기술의 목적들을 위해, "단차 커버리지"는 2 개의 두께들의 비, 즉, 개구부 근방 재료의 두께로 나눈 피처 내부 재료의 두께로 규정된다. 본 명세서의 목적들을 위해, 용어 "피처 내부"는 피처의 축을 따라 피처의 중간 지점 둘레에 위치된 피처의 중간 부분을 나타내고, 예를 들어, 거리의 약 25 ％ 내지 75 ％의 영역, 또는 특정한 실시예들에서, 피처의 개구부로부터 측정된 피처의 깊이를 따른 거리의 약 40 ％ 내지 60 ％, 또는 개구부로부터 측정될 때 피처의 축을 따른 거리의 약 75 ％ 내지 95 ％에 위치된 피처의 단부 부분을 나타낸다. 용어 "피처의 개구부 근방" 또는 "피처의 개구부 근방"은 개구부의 에지 또는 개구부의 에지를 나타내는 다른 엘리먼트의 25 ％ 이내, 보다 구체적으로, 10 ％ 이내에 위치된 피처의 상단 부분을 나타낸다. 예를 들어, 피처 개구부에서 피처의 하단부 중간 또는 근방에서 보다 넓은 피처를 충진함으로써, 100 ％ 이상의 단차 커버리지가 달성될 수 있다.
특정한 실시예들에서, 에칭된 층의 타깃팅된 단차 커버리지는 적어도 약 60 ％, 75 ％, 100 ％, 또는 극도로 컨포멀한 (100 ％ 이상), 예컨대 125 ％이다. 특정한 실시예들에서, 약 50 ％, 25 ％ 이하 또는 미만의 단차 커버리지가 타깃팅될 수도 있다.
수소 밸런싱된 디보란
앞서 논의된 바와 같이, 3-D VNAND 구조체의 수평 워드라인 피처들의 텅스텐의 균일한 증착은 상당한 과제들을 제기할 수도 있다. 3-D VNAND 구조체 내에 스택된 수평 워드라인들이 종횡비들이 보다 클수록 그리고 보다 많을수록, 전구체 가스가 균일한 텅스텐 증착이 목표되는 영역들까지 보다 멀리 그리고 보다 많은 수축된 경로들을 통해 이동해야 할 수도 있다. 3-D VNAND 구조체들 내 텅스텐의 균일한 증착과 연관된 과제들은 도 1a 내지 도 1d, 도 2a 및 도 2b, 및 도 3a 내지 도 3c에 대해 논의되었다.
본 개시는 반도체 기판의 수직 구조체의 수평으로 배향된 피처들에 텅스텐 몰리브덴, 루테늄, 또는 코발트와 같은 전이 금속의 증착과 관련된다. 반도체 기판이 3-D 수직 NAND 구조체와 같은 수직 구조체를 포함할 수도 있다. 반도체 기판은 3-D 수직 NAND 구조체의 워드라인들과 같은, 복수의 수평으로 배향된 피처들을 더 포함할 수도 있다. 수평으로 배향된 피처들은 수축부들을 포함할 수도 있다. 반도체 기판은 개구부들을 통해 수직 구조체로부터 유체로 액세스가능한, 수직 구조체의 측벽들에 개구부들을 갖는 복수의 수평으로 배향된 피처들을 갖는 수직 구조체를 포함할 수도 있다. 복수의 수평으로 배향된 피처들을 갖는 수직 구조체들의 일 예가 도 2a 및 도 2b에 도시된다.
보이드 프리 텅스텐 충진, 또는 다른 전이 금속 충진의 증착은 상당한 양의 전구체 가스의 수직 구조체를 통해, 수직 구조체의 측벽들의 개구부들을 통해, 수축하는 필라들을 지나, 그리고 복수의 수평으로 배향된 피처들 내로 하향 마이그레이션에 부분적으로 의존한다. 수직 구조체 및 복수의 수평으로 배향된 피처들은 고 종횡비들을 가질 수도 있다. 일부 구현예들에서, 수평으로 배향된 피처들은 대략 몇 ㎛ 내지 수 ㎛의 깊이들을 가질 수도 있다. 복수의 수평으로 배향된 피처들은 균일한 전이 금속 증착이 목표되는 큰 표면적들을 제공할 수도 있다. 이에 따라, 반도체 기판의 큰 표면적들을 포화시키도록 수축하는 배리어들을 지나 긴 거리들을 이동하도록 충분한 양의 전구체 가스를 제공하는 것은 상당한 과제들을 나타낼 수도 있다.
디보란은 원소적 붕소가 환원제로서 작용하는, 금속 층을 형성하기 위해 금속 전구체와 후속하여 반응하는 원소적 붕소의 "희생 층"을 형성하도록 기판 표면 상에서 반응할 수도 있다. 기판 표면 상의 디보란의 증착은 자기-제한 프로세스가 아니고 통상적으로 기판 표면 상의 금속 층의 불량한 단차 커버리지를 발생시킨다. 불량한 단차 커버리지는 금속 층의 불균일한 증착 및 금속 충진시 보이드들의 형성을 발생시킬 수도 있다. 이에 더하여, 디보란은 통상적으로 디보란 농도를 제한하는 질소 (N2) 밸런스되어 전달된다. 예를 들어, 디보란은 디보란 농도의 제한들이 디보란의 체적으로 약 5 ％ 이하의 질소 밸런스되어 제공된다. 디보란 농도에 대한 이러한 제한을 갖는 것은 디보란 분해를 제한하도록 적어도 부분적으로 디보란의 안정성을 제어하는 것일 수도 있다. 디보란 농도에 대한 이러한 제한들을 사용하여, 매우 높은 플로우들 및/또는 매우 긴 도즈 시간들이 큰 표면적들을 커버하고 후속하는 금속 (예를 들어, 텅스텐) 성장을 위해 적당한 핵생성 장소들을 제공하도록 기판으로 충분한 도즈를 전달하기 위해 필요하다. 보다 높은 가스 플로우들 및 보다 긴 도즈 시간들은 가스 사용량 및 쓰루풋에 부정적 영향을 준다.
디보란이 질소 밸런스되어 공급되는, 디보란 가스 공급부를 갖는 대신, 본 개시는 디보란이 수소 (H2) 밸런스되어 공급되는 디보란 가스 공급부를 갖는 것과 관련된다. 증착 챔버로 들어가기 전에, 붕소 함유 가스 혼합물이 제공될 수도 있고, 붕소 함유 가스 혼합물은 디보란 및 수소를 포함한다. 수소는 디보란과 달리 별도로 펄싱되지 않고, 예컨대 수소는 디보란에 후속하여 퍼지 가스로서 펄싱된다. 수소는 또한 별도의 가스 라인 또는 별도의 가스 공급부로부터 증착 챔버 내로 전달되지 않고, 예컨대 수소는 캐리어 가스로서 디보란과 함께 전달된다. 디보란은 디보란과 함께 공반응물질로서 수소와 함께 증착 챔버 내로 전달되고, 디보란은 가스 혼합물 내에서 수소로 밸런싱된다. 일부 구현예들에서, 디보란은 증착 챔버로 전달 전에 가스 공급부에서 수소와 함께 저장된다.
디보란 및 수소의 가스 혼합물은 디보란 및 질소의 가스 혼합물보다 높은 디보란 농도를 제공할 수도 있다. 일부 구현예들에서, 가스 혼합물은 체적으로 적어도 20 ％의 수소 밸런싱된 디보란을 포함한다. 일부 구현예들에서, 가스 혼합물은 체적으로 약 20 ％ 내지 50 ％의 수소 밸런싱된 디보란을 포함한다. 보다 높은 디보란 농도는 보다 높은 분압 도즈의 디보란으로 하여금 반도체 기판으로 전달되게 한다. 보다 높은 분압 도즈의 디보란은 보다 큰 양의 디보란으로 하여금 수직 구조체의 복수의 수평으로 배향된 피처들 내로 도달하고 큰 표면적들을 포화시키게 한다. 예를 들어, 보다 높은 분압 도즈의 디보란은 보다 많은 양의 디보란이 3-D 수직 NAND 구조체의 복수의 수평 워드라인 피처들에 도달하는 것을 용이하게 할 수도 있다. 이는 가스 플로우들 및 도즈 시간을 상승시킬 필요 없이 이루어질 수 있다.
수소 밸런싱된 디보란을 제공하는 것은 디보란의 분해를 제한하도록 디보란을 안정화시킨다. 디보란은 분해시 원소적 붕소 및 수소 가스를 형성할 것이다: B2H6 ↔2B(s) + 3H2(g). 디보란의 분해가 가역 반응이기 때문에, 수소를 첨가하는 것은 디보란의 분해를 느리게 한다. 도 5는 수 백일에 걸친 디보란 농도의 그래프를 도시하고, 디보란은 질소 밸런싱되어, 수소 밸런싱되어, 또는 수소 및 질소 밸런싱되어 혼합된다. 도 5에 도시된 바와 같이, 질소 밸런싱된 디보란은 체적으로 5 ％의 디보란으로부터 약 1 개월 내에 체적으로 4.5 ％의 디보란으로 감소된 디보란 농도를 야기할 수 있고, 수소 밸런싱된 디보란은 몇 년에 걸친 체적으로 약 5 ％의 디보란으로 디보란 농도를 유지할 수도 있다.
디보란은 보다 높은 보란들을 생성하도록 열분해될 수 있다. 디보란은 이하에 나타낸 바와 같이 보란으로 해리될 수도 있고, 보란은 보다 높은 보란들 및 분자 수소를 발생시키기 위해 일련의 반응들을 겪는 반응 매개물로서 역할을 할 수도 있다. 추가 단계들이 연속적으로 보다 높은 보란들로 상승을 제공할 수 있다. 열분해에 의해 생성된 보다 높은 보란들은 디보란을 저장하는 시스템들 및 장치들의 하드웨어 수명들을 감소시킬 수도 있다. 보다 높은 보란들은 결국 원소적 붕소 및 수소를 형성하도록 분해될 수도 있다.
(1) B2H6 ↔2BH3
(2) B2H6 + BH3 ↔B3H9
(3) B3H9 ↔B3H7 + H2 (레이트 결정 단계)
(4) BH-3 + B3H7 ↔B4H10
(5) B2H6 + B3H7 ↔B5H11 + H2
가스 혼합물에 수소와 함께 디보란의 첨가는 디보란의 열분해로 늦춰질 수도 있다. 따라서, 수소 밸런싱된 디보란은 분해로부터 디보란을 안정화한다. 디보란은 기판 표면 상에 저장, 전달 및 흡착될 때 분해가 늦춰질 수도 있다.
기판 표면 상의 디보란의 증착은 자기-제한 프로세스가 아니다. 이에 따라, 다른 환원제들과 달리, 원소적 붕소로 디보란의 분해는 자기-제한 반응이 아니다. 기판 표면 상의 다수의 반응 장소들로 제한되는 대신, 붕소는 디보란의 분해에 의해 기판 표면 상에 계속해서 형성될 수도 있다. 통상적으로, 디보란의 분해에 의한 붕소의 증착은 부분적으로 자기-제한 프로세스가 아니기 때문에 불량한 단차 커버리지를 야기한다. 그러나, 디보란을 밸런싱하기 위한 수소의 첨가는 붕소의 증착이 개선된 단차 커버리지를 가질 수 있도록 분해를 늦춘다.
수소 밸런싱된 디보란을 사용하여, 붕소 층이 금속 전구체의 금속으로 변환시 환원제로서 역할을 하는 기판 표면 상에 형성될 수도 있다. 이는 금속 (예를 들어, 텅스텐) 으로 피처를 충진하기 위한 시퀀스의 임의의 부분에서 발생할 수 있다. 이와 같이, 디보란은 피처의 벌크 금속 충진 전, 동안, 또는 후에 증착될 수도 있다. 일부 구현예들에서, 디보란은 벌크 금속 충진 전에 "소킹 (soak)" 프로세스 또는 PNL 프로세스에서 증착될 수도 있다. 일부 구현예들에서, 디보란은 벌크 금속 충진이 부분적으로 완료될 때 벌크 금속 충진 동안 소킹 프로세스 또는 PNL 프로세스에서 증착될 수도 있다. 일부 구현예들에서, 복수의 소킹 사이클들 및/또는 핵생성 사이클들은 피처의 벌크 금속 충진 전 또는 동안 조합될 수도 있다. 일부 구현예들에서, 디보란은 피처의 벌크 금속 충진을 위해 금속 전구체로 CVD 프로세스에서 증착될 수도 있다.
"소킹" 또는 "최초 소킹" 프로세스는 가스에 기판을 노출함으로써 기판 표면을 사전 컨디셔닝 (precondition) 할 수도 있고, 이는 핵생성 지연 없이 금속의 성장을 촉진한다. 일부 구현예들에서, 소킹 프로세스는 기판 표면을 가스 상태의 디보란과 같은 가스에 약 1 내지 약 60 초 동안 노출할 수도 있다. 예로서, 소킹 프로세스는 펄싱된 핵생성 프로세스 전에 디보란의 단일 펄스 (및 퍼지) 를 포함할 수 있다. 이는 기판 표면 상에서 환원제로서 붕소 층을 확립하고, 이는 기판의 프로세싱 전 동안 도포된 (Ti-TiN 층과 같은) 접착 층과 무관하게 금속 핵생성을 위한 최적의 표면을 제공함으로써 핵생성 지연들을 감소시키거나 제거할 수 있다. 소킹 단계는, 핵생성 밀도를 개선하고 핵생성 지연을 감소시키기 위해 채용된 긴 최초 디보란 도즈와 같이, 최초 사이클로서 보여질 수 있다는 것을 주의한다.
펄싱된 핵생성 프로세스가 후속 벌크 금속 증착을 용이하게 하는 박형의 컨포멀한 금속 층을 증착하도록 PNL 기법을 사용할 수도 있다. 펄싱된 핵생성 프로세스에서, 디보란 또는 실란, 선택가능한 퍼지 가스들, 및 금속 전구체의 펄스들이 순차적으로 증착 챔버 내로 주입되고 증착 챔버로부터 퍼지된다. 프로세스는 목표된 두께가 달성될 때까지 반복된다. 일부 구현예들에서, 소킹 단계 및 펄싱된 핵생성 단계는 피처의 벌크 금속 충진 전 또는 동안 조합될 수도 있다. 소킹 단계 및 펄싱된 핵생성 단계는 피처의 벌크 금속 충진 전 또는 동안 임의의 시퀀스로 그리고 임의의 횟수로 발생할 수도 있다. 순서의 면에서, 소킹 프로세스에 펄싱된 핵생성 프로세스가 이어질 수도 있고, 또는 펄싱된 핵생성 프로세스에 소킹 프로세스가 이어질 수도 있다. 텅스텐을 증착하는 다양한 시퀀스들의 예들이 도 6a 내지 도 6d에 도시된다.
도 6a는 소킹, 펄싱된 핵생성, 및 벌크 충진 동작들의 시퀀스에 따라 형성된 텅스텐 스택의 개략적인 표현을 도시한다. 도 6a의 텅스텐 스택은 동작들의 B/BW/B/W 시퀀스에 따라 형성될 수도 있고, 여기서 B는 소킹 단계를 나타내고, BW는 디보란 펄싱된 핵생성 단계를 나타내고 W는 벌크 텅스텐 충진 단계를 나타낸다. 도 6a에서, 최초 소킹 단계는 텅스텐 함유 전구체에 대한 환원제로서 역할을 하는 제 1 붕소 층 (602) 을 확립하도록 디보란을 증착할 수 있고, 텅스텐 함유 전구체는 후속 단계에서 반응물질로서 제공될 수도 있다. 후속 펄싱된 핵생성 단계가 텅스텐 핵생성 층 (604) 을 형성하도록 디보란, 선택가능한 퍼지 가스들, 및 텅스텐 함유 전구체를 순차적으로 펄싱할 수 있다. 후속 소킹 단계가 텅스텐 핵생성 층 (604) 위에 디보란을 더 증착할 수 있다. 증착된 디보란은 텅스텐 함유 전구체에 대한 환원제로서 역할을 하는 제 2 붕소 층 (606) 을 확립할 수도 있고, 텅스텐 함유 전구체는 후속 단계에서 반응물질로서 제공될 수도 있다. 후속 벌크 텅스텐 충진 단계는 목표된 양의 텅스텐 (608) 이 증착될 때까지 환원제의 반응물질 및 텅스텐 함유 전구체를 동시에 그리고 연속적으로 흘리기 위해 CVD 기법을 사용할 수 있다.
도 6b는 소킹, 펄싱된 핵생성, 및 벌크 충진 동작들의 또 다른 시퀀스에 따라 형성된 텅스텐 스택의 개략적인 표현을 도시한다. 도 6b의 텅스텐 스택은 동작들의 B/BW/B/SW/W 시퀀스에 따라 형성될 수도 있고, 여기서 SW는 실란 펄싱된 핵생성 단계를 나타낸다. 도 6a와 유사하게, 최초 소킹 단계에 이어서 디보란을 사용한 펄싱된 핵생성 단계가 이어지고, 후속 소킹 단계가 이어진다. 그러나, 도 6a와 달리, 도 6b는 중간 텅스텐 핵생성 층 (610) 을 형성하기 위한 실란, 선택가능한 퍼지 가스들, 및 텅스텐 함유 전구체를 순차적으로 펄싱하는 후속 펄싱된 핵생성 단계를 부가한다. 후속 벌크 텅스텐 충진 단계가 목표된 양의 텅스텐 (608) 이 증착될 때까지 환원제의 반응물질들 및 텅스텐 함유 전구체를 동시에 그리고 연속적으로 흘리기 위해 CVD 기법을 사용할 수 있다.
도 6c는 소킹, 펄싱된 핵생성, 및 벌크 충진 동작들의 또 다른 시퀀스에 따라 형성된 텅스텐 스택의 개략적인 표현을 도시한다. 도 6c의 텅스텐 스택은 동작들의 SW/B/SW/B/W 시퀀스에 따라 형성될 수도 있다. 도 6a와 유사하게, 최초 소킹 단계는 디보란을 사용한 펄싱된 핵생성 단계가 이어지고, 후속 소킹 단계가 이어지고, 후속 벌크 텅스텐 충진 단계가 이어진다. 그러나, 도 6a와 달리, 도 6c는 최초 소킹 단계 전에 최초 텅스텐 핵생성 층 (612) 을 형성하기 위해 실란, 선택가능한 퍼지 가스들, 및 텅스텐 함유 전구체를 순차적으로 펄싱하는 최초 펄싱된 핵생성 단계를 부가한다.
도 6d는 소킹, 펄싱된 핵생성, 및 벌크 충진 동작들의 또 다른 시퀀스에 따라 형성된 텅스텐 스택의 개략적인 표현을 도시한다. 도 6a의 텅스텐 스택은 동작들의 BW/W/B/BW/B/W 시퀀스에 따라 형성될 수도 있다. 도 6d에서, 제 1 텅스텐 핵생성 층 (614) 을 형성하도록 최초 펄싱된 핵생성 단계가 디보란, 선택가능한 퍼지 가스들, 및 텅스텐 함유 전구체를 순차적으로 펄싱할 수 있다. 후속 벌크 텅스텐 충진 단계가 목표된 양의 텅스텐 (616) 이 형성될 때까지 환원제의 반응물질들 및 텅스텐 함유 전구체를 동시에 그리고 연속적으로 흘리기 위해 CVD 기법을 사용할 수 있다. 이 단계 동안 형성된 목표된 양의 텅스텐 (616) 이 벌크 텅스텐 충진 프로세스를 부분적으로만 완료할 수도 있다. 후속 소킹 단계가 텅스텐 함유 전구체에 대한 환원제로서 역할을 하는 제 1 붕소 층 (618) 을 확립하도록 디보란을 증착할 수 있고, 텅스텐 함유 전구체는 후속 단계에서 반응물질로서 제공될 수도 있다. 이러한 단계는 벌크 텅스텐 충진 프로세스를 "방해"할 수도 있다. 달리 말하면, 디보란은 벌크 텅스텐 충진 프로세스가 완전히 완료되지 않을 때 소킹 단계 및/또는 펄싱된 핵생성 단계에서 증착될 수도 있다. 후속 펄싱된 핵생성 단계가 제 2 텅스텐 핵생성 층 (620) 을 형성하도록 디보란, 선택가능한 퍼지 가스들, 및 텅스텐 함유 전구체를 순차적으로 펄싱할 수 있다. 후속 소킹 단계가 제 2 텅스텐 핵생성 층 (620) 위에 디보란을 더 증착할 수 있다. 증착된 디보란은 텅스텐 함유 전구체에 대한 환원제로서 역할을 하는 제 2 붕소 층 (622) 을 확립할 수도 있고, 텅스텐 함유 전구체는 후속 단계에서 반응물질로서 제공될 수도 있다. 후속 벌크 텅스텐 충진 단계는 목표된 양의 텅스텐 (624) 이 증착될 때까지 환원제의 반응물질들 및 텅스텐 함유 전구체를 동시에 그리고 연속적으로 흘리기 위해 CVD 기법을 사용할 수 있다.
도 7은 수소 밸런싱된 디보란을 사용하여 전이 금속 층을 증착하는 예시적인 방법을 예시하는 흐름도를 도시한다. 프로세스 (700) 는 상이한 순서로 또는 상이하거나, 보다 적거나 부가적인 동작들로 수행될 수도 있다. 일부 구현예들에서, 프로세스 (700) 의 블록들은 이하에 기술된 시스템 제어기를 사용하여 수행될 수도 있다. 일부 구현예들에서, 프로세스 (700) 의 블록들은 하나 이상의 비일시적인 컴퓨터 판독가능 매체에 저장된 소프트웨어에 따라, 적어도 부분적으로 구현될 수도 있다.
프로세스 (700) 는 수직 구조체의 복수의 수평으로 배향된 피처들에 금속을 증착하기 위해 기판 표면으로 디보란의 전달과 관련된다. 디보란은 수소 밸런싱된 디보란을 갖는 가스 혼합물로 전달된다. 디보란 전달 및 금속으로 변환은 피처에 금속을 증착하기 위한 단계들의 시퀀스의 일 단계일 수도 있다.
프로세스 (700) 의 블록 702에서, 가스 혼합물이 가스 공급 라인에 선택가능하게 제공되고, 가스 혼합물은 수소 밸런싱된 디보란을 포함한다. 질소 밸런싱된 디보란을 제공하는 대신, 디보란은 수소 밸런싱되어 제공될 수도 있다. 질소 밸런싱된, 디보란의 농도는 제한되고 (예를 들어, 체적으로 5 ％ 이하), 하드웨어 수명이 감소되고, 기판 표면 상의 단차 커버리지가 불량하다. 그러나, 수소 밸런싱된, 디보란의 농도는 상승되고 (예를 들어, 체적으로 20 ％ 이상), 하드웨어 수명이 증가되고, 기판 표면 상의 단차 커버리지가 개선된다.
가스 공급 라인은 기판 표면 상에 전이 금속를 증착하기 위한 증착 챔버에 커플링될 수도 있다. 수소 밸런싱된 디보란이 증착 챔버 내로 전달 전에 공통 소스로부터 제공된다. 일부 구현예들에서, 가스 혼합물은 실질적으로 질소프리이다.
프로세스 (700) 의 블록 704에서, 가스 혼합물은 가스 공급 라인으로부터 증착 챔버 내로 반도체 기판의 표면으로 도입된다. 반도체 기판은 복수의 수평으로 배향된 피처들을 갖는 수직 구조체를 포함한다. 수평으로 배향된 피처들에 붕소 층을 형성하도록 디보란이 분해된다. 일부 구현예들에서, 수소 밸런싱된 디보란은 수소, 질소, 또는 아르곤과 같은 적합한 불활성 캐리어 가스와 함께 흐를 수도 있다.
일부 구현예들에서, 수직 구조체는 3-D 수직 NAND 구조체를 포함한다. 일부 구현예들에서, 복수의 수평으로 배향된 피처들은 수평 워드라인 피처들을 포함할 수도 있다. 수평 워드라인 피처들은 고 종횡비들을 가질 수도 있고, 수평 워드라인 피처의 종횡비는 워드라인 피처의 갭의 높이 (h) 에 대한 워드라인 피처의 깊이 또는 길이 (L) 의 비를 나타낼 수도 있다. 단일 계단형 콘택트 스킴에서, 종횡비는 L:2h로 계산될 수도 있고, 이중 계단형 콘택트 스킴에서, 종횡비는 L:h로 계산될 수도 있다. 일부 구현예들에서, 수평 워드라인 피처들은 적어도 약 4:1, 또는 적어도 약 6:1, 또는 적어도 약 10:1, 또는 적어도 약 20:1, 또는 적어도 약 60:1, 또는 훨씬 보다 높은 종횡비들을 가질 수도 있다. 일부 구현예들에서, 수평 워드라인 피처들은 대략 몇 ㎛ 내지 수 ㎛의 깊이들을 가질 수도 있다. 수평 워드라인 피처들은 수축부들을 포함할 수도 있다. 일부 구현예들에서, 반도체 기판은 개구부들을 통해 수직 구조체로부터 유체로 액세스가능한 수직 구조체의 측벽들의 개구부들을 갖는 복수의 수평으로 배향된 피처들을 갖는 수직 구조체를 포함할 수도 있다. 복수의 수평으로 배향된 피처들을 갖는 수직 구조체들의 일 예는 도 2a 및 도 2b에 도시된다.
큰 표면적을 갖는 3-D 수직 NAND 구조체들에 효과적으로 증착하기 위해 디보란 도즈의 농도가 높을 수도 있다. 수소 밸런싱된 디보란은 가스 플로우들 및 도즈 시간들을 상승시킬 필요 없이 디보란의 증가된 도즈를 전달한다. 따라서, 충분한 양의 디보란이 수평 워드라인 피처들의 가장 멀리 도달하는 3-D 수직 NAND 구조체들 전체에 증착될 수도 있다. 증착된 디보란은 열 분해를 겪을 수도 있고, 붕소 층이 환원제로서 작용하는, 수평으로 배향된 피처들에 붕소 층을 형성할 수도 있다. 수소가 원소적 붕소로 디보란의 분해를 부분적으로 늦추기 때문에, 붕소 층은 수직 구조체의 수평으로 배향된 피처들에 컨포멀하게 증착될 수도 있고, 붕소 층의 단차 커버리지는 적어도 70 ％, 적어도 80 ％, 적어도 85 ％, 적어도 90 ％, 또는 적어도 95 ％이다.
일부 구현예들에서, 반도체 기판은 약 0.1 초 내지 약 10 초와 같은 시간 기간 동안 PNL 사이클에서 수소 밸런싱된 디보란의 펄스에 노출된다. 펄스는 선택가능하게 수소, 질소, 또는 아르곤과 같은 적합한 퍼지 가스를 사용한 퍼지가 이어질 수도 있다. 일부 구현예들에서, 퍼지 가스는 PNL 사이클 내내 백그라운드에서 흐를 수도 있다. 반도체 기판 상의 디보란은 붕소 층을 형성하기 위해 분해된다. 반도체 기판은 PNL 사이클에서 시간 기간 동안, 텅스텐 함유 전구체와 같은, 전이 금속 전구체에 후속하여 노출될 수도 있다. 일부 구현예들에서, 이러한 시간 기간은 약 0.1 초 내지 약 10 초일 수도 있다.
일부 구현예들에서, 반도체 기판은 약 1 초 내지 약 60 초와 같은 시간 기간 동안 수소 밸런싱된 디보란의 "소킹"에 노출된다. 디보란은 가스 상태로 있을 수도 있다. 펄스는 선택가능하게 수소, 질소, 또는 아르곤과 같은 적합한 퍼지 가스를 사용한 퍼지가 이어질 수도 있다.
프로세스 (700) 의 블록 706에서, 붕소 층은 반도체 기판의 전이 금속 층으로 변환된다. 예를 들어, 전이 금속 층은 몰리브덴, 루테늄, 코발트, 또는 텅스텐을 포함할 수 있다. 일부 구현예들에서, 반도체 기판은 텅스텐 함유 전구체와 같은, 전이 금속 전구체에 노출된다. 일부 구현예들에서, 텅스텐 함유 전구체는 텅스텐 헥사플루오라이드 (WF6), 텅스텐 헥사클로라이드 (WCl6), 또는 텅스텐 헥사카르보닐 (W(CO)6) 을 포함한다. 텅스텐 함유 전구체는 원소적 텅스텐을 형성하기 위해 붕소 층에 의해 환원될 수도 있다. 일부 구현예들에서, 전이 금속 층은 수직 구조체의 수평으로 배향된 피처들에 컨포멀하게 증착될 수도 있고, 전이 금속 층의 단차 커버리지는 적어도 85 ％, 적어도 90 ％, 또는 적어도 95 ％이다.
일부 구현예들에서, 프로세스 (700) 는 반도체 기판을 환원 가스에 노출하는 단계를 더 포함하고, 환원 가스는 실란, 디실란, 또는 수소를 포함한다. 일부 구현예들에서, 실란 환원 가스가 종래의 PNL 프로세스로 증착될 수도 있다. 실란 환원 가스는 약 0.1 초 내지 약 10 초의 기간 동안 기판과 콘택트하고, 이어서 퍼지 가스를 사용하여 증착 챔버로부터 퍼지된다. 실란 환원 가스는 전이 금속 전구체를 금속으로 변환할 수도 있다. 일부 구현예들에서, 실란 환원 가스, 디실란 환원 가스, 또는 수소 환원 가스가 금속의 벌크 증착을 위해 CVD 프로세스에서 사용된다.
장치
본 명세서에 제공된 방법들은 다양한 판매사들로부터 입수가능한 다양한 장치들에서 수행될 수도 있다. 적합할 수도 있는 장치들의 예들은 Novellus Concept-1 ALTUS™, Concept-2 ALTUS™, Concept-2 ALTUS-S™, Concept-3 ALTUS™, 및 ALTUS Max™ 증착 시스템들, 또는 임의의 다양한 다른 상업적으로 입수가능한 CVD 툴들을 포함한다. 도 8은 특정한 실시예들에 따라 부분적으로 제조된 반도체 기판을 프로세싱하기 위한 장치 (800) 의 개략적인 표현을 예시한다. 장치 (800) 는 페데스탈 (820), 샤워헤드 (814), 인시츄 플라즈마 생성기 (816), 및 리모트 플라즈마 생성기 (806) 를 갖는 챔버 (818) 를 포함한다. 페데스탈 (820) 은 반도체 기판 (828) 을 지지하도록 구성된다. 장치 (800) 는 또한 입력을 수신하고 그리고/또는 다양한 디바이스들로 제어 신호들을 공급하기 위한 시스템 제어기 (822) 를 포함한다.
수소 밸런싱된 디보란을 포함하는, 증착 시약들이 저장 탱크일 수도 있는, 소스 (802) 로부터 공급될 수도 있다. 일부 구현예들에서, 증착 시약들은 리모트 플라즈마 생성기 (806) 로 공급된다. 임의의 적합한 리모트 플라즈마 생성기는 증착 챔버 (818) 내로 시약들을 도입하기 전에, 증착 시약들을 활성화하기 위해 사용될 수도 있다. 예를 들어, 리모트 플라즈마 생성 유닛들, 예컨대 모두 Massachusetts, Andover 소재의 MKS Instruments로부터 입수가능한, ASTRON®i Type AX7670, ASTRON® e Type AX7680, ASTRON® ex Type AX7685, ASTRON® hf-s Type AX7645가 사용될 수도 있다. 일반적으로, 리모트 플라즈마 생성기 유닛은 통상적으로 공급된 증착 시약을 사용하여 프리 라디칼 기반 플라즈마를 생성하는 (또한 어느 정도 약하게 이온화될 수도 있는) 자기-포함 디바이스이다. 리모트 플라즈마 생성기는 플라즈마의 전자들에 에너지를 제공하는 고 전력 RF 생성기이다. 이 에너지는 이어서 중성 시약으로 전달되어 이들 분자들의 열적 해리를 유발하는 대략 20,00 K의 온도로 유도한다. 리모트 플라즈마 생성기 유닛은 고 RF 에너지 및 특수 채널 기하구조가 에천트로 하여금 이 에너지 대부분을 흡착하게 하기 때문에 60 ％보다 많은 인입 시약을 해리할 수도 있다.
특정한 실시예들에서, 도 8에 예시된 바와 같이, 하나 이상의 시약들이 리모트 플라즈마 생성기 (806) 로부터 연결 라인 (808) 을 통해 증착 챔버 (818) 내로 흐르고, 혼합물은 샤워헤드 (814) 를 통해 분산된다. 다른 실시예들에서, 하나 이상의 시약들이 리모트 플라즈마 생성기 (806) 를 완전히 바이패스하고 증착 챔버 (818) 내로 바로 흐른다 (예를 들어, 장치 (800) 는 이러한 생성기 (806) 를 포함하지 않는다). 대안적으로, 리모트 플라즈마 생성기 (806) 는 예를 들어, 하나 이상의 시약들의 활성화가 필요하지 않기 때문에, 하나 이상의 시약들이 증착 챔버 (818) 내로 흐르는 동안 턴오프될 수도 있다. 이에 더하여, 특정한 실시예들에서, 아르곤, 헬륨 등과 같은 불활성 가스들이, 또한 저장 탱크일 수도 있는 소스 (803) 로부터 또한 공급된다.
일단 전구체 시약들이 증착 챔버 (818) 내로 도입되면, 인시츄 플라즈마 활성화가 샤워헤드 (814) 및 페데스탈 (820) 에 부착된 내부 플라즈마 생성기 (816) 를 통해 달성될 수도 있다. 특정한 실시예에서, 내부 플라즈마 생성기 (816) 는 약 1 내지 100 ㎒의 주파수들의 약 0 W 내지 10,000 W의 전력을 제공할 수 있는 HF (High Frequency) RF 생성기이다. 보다 구체적인 실시예에서, HF RF 생성기는 약 13.56 ㎒의 약 0 내지 5,000 W의 전력을 전달할 수도 있다. 일부 구현예들에서, 내부 플라즈마 생성기 (816) 는 증착된 금속의 제거를 향상시키도록 인시츄 플라즈마를 생성할 수도 있다.
챔버 (818) 는 증착 및 에칭 정도, 농도들, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 센싱하기 위한 센서 (824) 를 포함할 수도 있다. 센서 (824) 는 프로세스 동안 챔버 상태들에 대한 정보를 시스템 제어기 (822) 로 제공할 수도 있다. 센서 (824) 의 예들은 MFC들 (mass flow controllers), 압력 센서들, 써모커플들, 등을 포함한다. 센서 (824) 는 또한 챔버 내 가스들의 존재를 모니터링하고 수단을 제어하기 위해 적외선 검출기 또는 광 검출기를 포함할 수도 있다. 센서 (824) 는 프로세싱 챔버로 환원제들 및 텅스텐 함유 전구체들의 플로우 레이트들, 뿐만 아니라 각각 리모트 플라즈마 생성기 (806) 로부터 그리고 리모트 플라즈마 생성기 (806) 로의 플라즈마 종 및 이들의 전구체들의 플로우 레이트들을 결정하도록 사용될 수도 있는, 정보를 제공한다.
증착 및 선택적인 제거 동작들이 증착 챔버 (818) 로부터 배기되는 다양한 휘발성 종을 생성한다. 더욱이, 프로세싱은 챔버 (818) 특정한 미리 결정된 압력 레벨들에서 수행된다. 이들 기능들 모두 진공 펌프일 수도 있는 진공 유출구 (826) 를 사용하여 달성된다.
특정한 실시예들에서, 시스템 제어기 (822) 가 금속 증착 및 에칭 동작들 동안 프로세스 조건들 및 파라미터들을 제어하도록 채용된다. 시스템 제어기 (822) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함한다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부들, 디지털 입력/출력 연결부들, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다. 통상적으로 시스템 제어기 (822) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
특정한 실시예들에서, 시스템 제어기 (822) 는 기판 온도, 챔버 압력, 시약 플로우 레이트들, 리모트 플라즈마 생성기 (806) 의 전력 출력 및 동작 주파수 (또는 주파수 범위), 인시츄 플라즈마 생성기 (816) 의 전력 출력 및 동작 주파수 (또는 주파수 범위), 및 다른 프로세스 파라미터들을 제어한다. 시스템 제어기 (822) 는 전술한 제어를 제공하기 위한 시스템 제어 소프트웨어 및 인스트럭션들을 실행한다. 제어기와 연관된 메모리 디바이스들에 저장된 다른 컴퓨터 프로그램들이 일부 실시예들에서 채용될 수도 있다.
프로세스 시퀀스의 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드가 임의의 종래의 컴퓨터 판독가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran 등으로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다. 시스템 소프트웨어는 많은 상이한 방식들로 설계되거나 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들이 기술된 프로세스들을 수행하는데 필요한 챔버 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 온도 제어 코드, 챔버 압력 제어 코드, 시약 플로우 레이트 제어 코드, 프로세스 가스 제어 코드, (가능하면 전력 출력 및 동작 주파수 제어 코드를 포함하여) 리모트 플라즈마 생성기 제어 코드, (가능하면 전력 출력 및 동작 주파수 제어 코드를 포함하여) 인시츄 플라즈마 생성기 제어 코드, 및 다른 프로세스 파라미터들에 대한 제어 코드를 포함한다.
기판 온도, 챔버 압력, 시약 플로우 레이트들, 리모트 플라즈마 생성기의 전력 출력 및 동작 주파수 (또는 주파수 범위), 인시츄 플라즈마 생성기 의 전력 출력 및 동작 주파수 (또는 주파수 범위), 및 다른 프로세스 파라미터들을 제어하기 위한 파라미터들이 레시피의 형태로 사용자에 의해 제공될 수도 있고, 사용자 인터페이스를 활용하여 입력될 수도 있다.
프로세스를 모니터링하기 위한 신호들이 시스템 제어기 (822) 의 아날로그 입력 연결부 및 디지털 입력 연결부들에 의해 제공될 수도 있다. 프로세스들을 제어하기 위한 신호들은 장치 (800) 의 아날로그 출력 연결부 및 디지털 출력 연결부에 출력된다.
일부 구현예들에서, 시스템 제어기 (822) 는 다음 동작들: 가스 공급 라인으로부터 증착 챔버 내로 반도체 기판의 표면으로 가스 혼합물을 도입하는 동작으로서, 가스 혼합물은 수소 밸런싱된 디보란을 포함하고, 반도체 기판은 복수의 수평으로 배향된 피처들을 갖는 수직 구조체를 포함하고, 디보란은 수평으로 배향된 피처들에 붕소 층을 형성하기 위해 분해되는, 가스 혼합물 도입 동작; 및 붕소 층을 반도체 기판의 전이 금속 층으로 변환하는 동작을 수행하기 위한 인스트럭션들로 구성된다. 일부 구현예들에서, 붕소 층을 변환하는 동작은 붕소 층을 전이 금속 전구체에 노출하는 동작을 포함한다.
도 9는 멀티-스테이션 장치 (900) 의 일 예를 도시한다. 장치 (900) 는 프로세스 챔버 (901) 및 프로세싱될 기판들 및 프로세싱이 완료된 기판들을 홀딩하기 위한 하나 이상의 카세트들 (903) (예를 들어, Front Opening Unified Pods) 을 포함한다. 챔버 (901) 는 다수의 스테이션들, 예를 들어, 2 개의 스테이션들, 3 개의 스테이션들, 4 개의 스테이션들, 5 개의 스테이션들, 6 개의 스테이션들, 7 개의 스테이션들, 8 개의 스테이션들, 10 개의 스테이션들, 또는 임의의 다른 수의 스테이션들을 가질 수도 있다. 스테이션들의 수는 보통 프로세싱 동작들의 복잡도 및 공유된 분위기에서 수행될 수 있는 이들 동작들의 수에 의해 결정된다. 도 9는 911 내지 916으로 라벨링된 6 개의 스테이션들을 포함하는 프로세스 챔버 (901) 를 예시한다. 단일 프로세스 챔버 (901) 를 갖는, 멀티-스테이션 장치 (900) 의 모든 스테이션들이 동일한 압력 분위기에 노출된다. 그러나, 스테이션 각각은 지정된 반응물질 분배 시스템 및 도 8에 예시된 것과 같은, 전용 플라즈마 생성기 및 페데스탈에 의해 달성된 로컬 플라즈마 및 가열 조건들을 가질 수도 있다.
프로세싱될 기판이 카세트들 (903) 중 하나로부터 로드록 (905) 을 통해 스테이션 (911) 내로 로딩된다. 외부 로봇 (907) 이 카세트 (903) 로부터 로드록 (905) 내로 기판을 이송하도록 사용될 수도 있다. 도시된 실시예에서, 2 개의 분리된 로드록들 (905) 이 있다. 이들은 통상적으로 (일단 압력이 프로세스 챔버 (901) 의 내부 분위기에 대응하는 레벨로 평형되면) 로드록 (905) 으로부터 스테이션 (911) 내로 그리고 프로세싱 챔버 (901) 로부터 제거를 위해 스테이션 (916) 으로부터 다시 로드록 (905) 내로 기판들을 이동시키기 위한 기판 이송 디바이스들이 구비된다. 메커니즘 (909) 이 프로세싱 스테이션들 (911 내지 916) 사이에서 기판들을 이송하고 이하에 기술된 바와 같이 프로세스 동안 기판들 중 일부를 지지하도록 사용된다.
특정한 실시예들에서, 하나 이상의 스테이션들이 기판을 가열하기 위해 예비될 수도 있다. 이러한 스테이션들은 기판 위에 위치된 가열 램프 (미도시) 및/또는 도 8에 예시된 것과 유사한 기판을 지지하는 가열 페데스탈을 가질 수도 있다. 예를 들어, 스테이션 (911) 이 로드 록으로부터 기판을 수용할 수도 있고 더 프로세싱되기 전에 기판을 예열하도록 (pre-heat) 사용될 수도 있다. 다른 스테이션들은 증착 및 에칭 동작들을 포함하는 고 종횡비 피처들을 충진하기 위해 사용될 수도 있다.
스테이션 (911) 에서 기판이 가열되거나 달리 프로세싱된 후, 기판은 순차적으로 배열될 수도 있고 또는 순차적으로 배열되지 않을 수도 있는, 프로세싱 스테이션들 (912, 913, 914, 915, 및 916) 로 연속적으로 이동된다. 멀티-스테이션 장치 (900) 는 모든 스테이션들이 동일한 압력 분위기에 노출되도록 구성된다. 이렇게 하여, 기판들은 로드 록들과 같은 이송 포트들을 필요로 하지 않고, 스테이션 (911) 으로부터 챔버 (901) 내의 다른 스테이션들로 이송된다.
특정한 실시예들에서, 하나 이상의 스테이션들이 텅스텐 함유 재료들로 피처들을 충진하도록 사용될 수도 있다. 예를 들어, 스테이션들 (912) 은 최초 증착 동작을 위해 사용될 수도 있고, 스테이션 (913) 은 대응하는 선택적인 제거 동작을 위해 사용될 수도 있다. 증착-제거 사이클이 반복되는 실시예들에서, 스테이션들 (914) 은 또 다른 증착 동작들을 위해 사용될 수도 있고, 스테이션 (915) 은 또 다른 부분적인 제거 동작을 위해 사용될 수도 있다. 섹션 (916) 이 마지막 충진 동작을 위해 사용될 수도 있다. 특정한 프로세스들 (가열, 충진, 및 제거) 에 대한 스테이션 지정들의 임의의 구성들이 사용될 수도 있다는 것이 이해되어야 한다.
상기 기술된 멀티-스테이션 장치에 대한 대안으로서, 방법은 배치 (batch) 모드 (즉, 비순차적) 의 단일 프로세싱 스테이션에서 기판(들)을 프로세싱하는 단일 기판 챔버 또는 멀티-스테이션 챔버에서 구현될 수도 있다. 본 발명의 이 양태에서, (일 프로세싱 스테이션만을 갖는 장치이거나 배치 모드에서 실행되는 멀티-스테이션들을 갖는 장치) 기판이 챔버 내로 로딩되고 단일 프로세싱 스테이션의 페데스탈 상에 위치된다. 이어서 기판이 가열될 수도 있고 증착 동작이 수행될 수도 있다. 이어서 챔버 내 프로세스 조건들이 조정될 수도 있고, 이어서 증착된 층의 선택적인 제거가 수행된다. 프로세스는 하나 이상의 증착-제거 사이클들로 그리고 모두 동일한 스테이션 상에서 수행된 마지막 충진 동작으로 계속될 수도 있다. 대안적으로, 단일 스테이션 장치가 복수의 웨이퍼들에 대한 새로운 방법의 동작 (예를 들어, 증착, 선택적 제거, 최종 충진) 중 하나만을 수행하도록 먼저 사용될 수도 있고, 그 후 기판들이 동일한 스테이션으로 리턴될 수도 있고 또는 나머지 동작들 중 하나 이상을 수행하도록, 예를 들어, 상이한 장치의) 상이한 스테이션으로 이동될 수도 있다.
도 10은 특정한 실시예들에 따라 사용될 수도 있는 멀티-챔버 장치 (1020) 의 개략적인 예시이다. 도시된 바와 같이, 장치 (1020) 는 3 개의 분리된 챔버들 (1021, 1023, 및 1025) 을 갖는다. 이들 챔버들 각각은 2 개의 페데스탈들을 갖는 것으로 예시된다. 장치는 임의의 수 (예를 들어, 1, 2, 3, 4, 5, 6, 등) 의 챔버들을 가질 수도 있고 챔버 각각은 임의의 수 (예를 들어, 1, 2, 3, 4, 5, 6, 등) 의 챔버들을 가질 수도 있다는 것이 이해되어야 한다. 챔버들 (1021 내지 1025) 각각은 챔버들 사이에 공유되지 않은, 고유의 압력 분위기를 갖는다. 챔버 각각은 하나 이상의 대응하는 이송 포트들 (예를 들어, 로드 록들) 을 가질 수도 있다. 장치는 또한 하나 이상의 카세트들 (1029) 이송 포트들 사이에서 기판들을 이송하기 위해 공유된 기판 핸들링 로봇 (1027) 을 가질 수도 있다.
상기 주지된 바와 같이, 분리된 챔버들이 텅스텐 함유 재료들을 증착하고 나중의 동작들에서 이들 증착된 재료들의 선택적인 제거를 위해 사용될 수도 있다. 이들 2 개의 동작들을 상이한 챔버들로 분리하는 것은 챔버 각각에서 동일한 환경적 조건들을 유지함으로써 프로세싱 속도들을 실질적으로 개선하는 것을 도울 수 있다. 달리 말하면, 챔버는 증착에 사용된 조건들로부터 상이한 전구체들, 상이한 온도들, 압력들, 및 다른 프로세스 파라미터들을 수반할 수도 있는, 선택적인 제거 및 역으로 사용된 조건들로 변화될 필요가 없다. 특정한 실시예들에서, 2 이상의 상이한 챔버들 사이에서 부분적으로 제작된 반도체 기판들을 이송하는 것이 이들 챔버들의 환경적 조건들을 변화시키는 것보다 고속이다.
일부 실시예들에서, (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기가 에칭 챔버, 증착 챔버, 및/또는 하나 이상의 에칭 모듈들 및/또는 하나 이상의 증착 모듈들을 포함하는 멀티-모듈 툴의 동작들 중 일부 또는 전부를 제어한다. 시스템 제어기는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서는 CPU (central processing unit) 또는 컴퓨터, 아날로그 입력/출력 연결부들 및/또는 디지털 입력/출력 연결부들, 스텝퍼 모터 제어기 보드들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들이 프로세서 상에서 실행된다. 이들 인스트럭션들은 제어기와 연관된 메모리 디바이스들에 저장될 수도 있고, 또는 네트워크를 통해 제공될 수도 있다. 특정한 실시예들에서, 시스템 제어기는 시스템 제어 소프트웨어를 실행한다.
시스템 제어 소프트웨어는 다음의 챔버 동작 조건들: 가스들의 혼합물 및/또는 조성, 챔버 압력, 챔버 온도, 웨이퍼 온도, 웨이퍼에 인가된 바이어스, 코일들 또는 다른 플라즈마 생성 컴포넌트들에 인가된 주파수 및 전력, 웨이퍼 위치, 웨이퍼 이동 속도, 및 툴에 의해 수행된 특정한 프로세스의 다른 파라미터들 중 임의의 하나 이상의 크기 및/또는 적용 타이밍을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함한다. 예를 들어, 반도체 제조 프로세스의 페이즈 각각은 시스템 제어기에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. 에칭 페이즈를 위한 프로세스 조건들을 설정하기 위한 인스트럭션들은 예를 들어, 대응하는 에칭 레시피 페이즈에 포함될 수도 있다. 일부 실시예들에서, 레시피 페이즈들은 프로세스 페이즈에 대한 모든 인스트럭션들이 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 증착 페이즈를 위한 프로세스 조건들을 설정하기 위한 인스트럭션들은 대응하는 증착 레시피 페이즈에 포함될 수도 있다.
다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 조성 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 RF 전력 공급 제어 프로그램을 포함한다.
일부 경우들에서, 제어기들은 가스 농도, 웨이퍼 이동 및/또는 코일들 및/또는 정전 척에 공급된 전력을 제어한다. 일부 경우들에서, 제어기들은 가스 농도, 웨이퍼 이동 및/또는 리모트 플라즈마 생성기에 공급된 전력을 제어한다.
제어기는 예를 들어, 적절한 농도(들)의 필요한 반응물질(들)을 제공하는 하나 이상의 유입구 가스 스트림들을 생성하도록 관련 밸브들을 개방 및 폐쇄함으로써 가스 농도를 제어할 수도 있다. 웨이퍼 이동은 예를 들어, 목표된 바에 따라 이동하도록 웨이퍼 포지셔닝 시스템에 지시함으로써 제어될 수도 있다. 코일들 및/또는 척 및/또는 리모트 플라즈마 생성기에 공급된 전력은 특정한 RF 전력 레벨들을 제공하도록 제어될 수도 있다. 제어기들은 (예를 들어, 전력, 전위, 압력, 등이 특정한 문턱값에 도달할 때) 센서 출력, 동작의 타이밍 (예를 들어, 프로세스의 특정한 시간들에 밸브들을 개방) 에 기초하여 또는 사용자로부터 수신된 인스트럭션들에 기초하여, 이들 또는 다른 양태들을 제어할 수도 있다.
포토리소그래피
상기 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들, 등의 제조 또는 제작을 위해, 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 수행되고 사용될 것이다. 막의 리소그래픽 패터닝은 통상적으로, 동작 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 이하의 동작들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 즉 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다.
다른 실시예들
앞서 개시된 프로세스들, 방법들, 시스템들, 장치들, 및 조성들이 명확성 및 이해를 촉진하는 목적을 위해 특정한 실시예들의 맥락에서 상세히 기술되었지만, 본 개시의 정신 내에 있는 이들 프로세스들, 방법들, 시스템들, 장치들, 및 조성들을 구현하는 많은 대안적인 방식들이 있다는 것이 당업자에게 자명할 것이다. 이에 따라, 본 명세서에 기술된 실시예들은 제한이 아닌 개시된 진보적 개념들의 예시로서 보여지고, 결국 본 개시의 소재로 지향된 임의의 청구항들의 범위를 과도하게 제한하기 위한 용인할 수 없는 기준으로서 사용되지 않는다.

Claims (20)

  1. 가스 공급 라인에 가스 혼합물을 제공하는 단계로서, 상기 가스 혼합물은 수소 (H2) 밸런싱된 디보란 (B2H6) 을 포함하는, 상기 가스 혼합물을 제공하는 단계;
    상기 가스 공급 라인으로부터 증착 챔버 내로 반도체 기판의 표면으로 상기 가스 혼합물을 도입하는 단계로서, 상기 반도체 기판은 복수의 수평으로 배향된 피처들을 갖는 수직 구조체를 포함하고, 상기 디보란은 상기 수평으로 배향된 피처들에 붕소 층을 형성하도록 분해되는, 상기 반도체 기판의 표면으로 상기 가스 혼합물을 도입하는 단계; 및
    상기 반도체 기판에서 상기 붕소 층을 전이 금속 층으로 변환하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 가스 혼합물은 체적으로 적어도 20 ％의 상기 수소 밸런싱된 디보란을 포함하는, 방법.
  3. 제 2 항에 있어서,
    상기 가스 혼합물은 체적으로 약 20 ％ 내지 약 50 ％의 상기 수소 밸런싱된 디보란을 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 전이 금속 층은 몰리브덴, 루테늄, 코발트, 또는 텅스텐을 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 붕소 층을 상기 전이 금속 층으로 변환하는 단계는 텅스텐 층을 형성하도록 상기 붕소 층을 텅스텐 함유 전구체와 반응시키는 단계를 포함하는, 방법.
  6. 제 5 항에 있어서,
    상기 텅스텐 함유 전구체는 텅스텐 헥사플루오라이드 (WF6), 텅스텐 헥사클로라이드 (WCl6), 또는 텅스텐 헥사카르보닐 (W(CO)6) 을 포함하는, 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 가스 혼합물은 실질적으로 질소 (N2) 프리인 (free), 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 상기 수직 구조체의 측벽들에 개구부들을 갖고, 상기 측벽들은 상기 개구부들을 통해 상기 수직 구조체로부터 유체로 액세스가능한, 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 수직 구조체는 3차원 (3-D) 수직 NAND 구조체인, 방법.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 붕소 층은 상기 수직 구조체의 상기 수평으로 배향된 피처들 내에 컨포멀하게 (conformally) 증착되고, 상기 붕소 층은 적어도 90 ％의 단차 커버리지를 갖는, 방법.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 가스 혼합물을 도입하는 단계는 펄싱된 핵생성 층 (PNL: pulsed nucleation layer) 증착 사이클에서 약 0.1 초 내지 약 10 초의 시간 기간 동안 상기 수소 밸런싱된 상기 디보란을 펄싱하는 단계를 포함하는, 방법.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 가스 혼합물을 도입하는 단계는 약 1 초 내지 약 60 초의 시간 기간 동안 상기 수소 밸런싱된 상기 디보란을 펄싱하는 단계를 포함하는, 방법.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 기판을 환원 가스에 노출시키는 단계를 더 포함하고, 상기 환원 가스는 실란, 디실란, 또는 수소를 포함하는, 방법.
  14. 가스 공급 라인으로서, 상기 가스 공급 라인은 수소 밸런싱된 디보란의 가스 혼합물을 담는, 상기 가스 공급 라인;
    상기 가스 공급 라인에 커플링된 증착 챔버로서, 상기 증착 챔버는 상기 증착 챔버에서 반도체 기판을 프로세싱하도록 구성되고, 상기 반도체 기판은 복수의 수평으로 배향된 피처들을 갖는 수직 구조체를 포함하는, 상기 증착 챔버; 및
    제어기를 포함하고,
    상기 제어기는,
    상기 가스 공급 라인으로부터 상기 증착 챔버 내로 상기 반도체 기판의 표면으로 상기 가스 혼합물을 도입하는 동작으로서, 상기 디보란은 상기 수평으로 배향된 피처들에 붕소 층을 형성하도록 분해되는, 상기 가스 혼합물을 도입하는 동작; 및
    상기 반도체 기판에서 상기 붕소 층을 전이 금속 층으로 변환하는 동작을 수행하기 위한 인스트럭션들로 구성되는, 장치.
  15. 제 14 항에 있어서,
    상기 가스 혼합물은 체적으로 적어도 20 ％의 상기 수소 밸런싱된 디보란을 포함하는, 장치.
  16. 제 15 항에 있어서,
    상기 가스 혼합물은 체적으로 약 20 ％ 내지 약 50 ％의 상기 수소 밸런싱된 디보란을 포함하는, 장치.
  17. 제 14 항에 있어서,
    상기 전이 금속 층은 몰리브덴, 루테늄, 코발트, 또는 텅스텐을 포함하는, 장치.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 붕소 층을 변환하기 위한 인스트럭션들로 구성된 상기 제어기는 상기 전이 금속 층을 형성하도록 상기 붕소 층을 전이 금속 전구체와 반응시키기 위한 인스트럭션들로 구성되는, 장치.
  19. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 상기 수직 구조체의 측벽들에 개구부들을 갖고, 상기 측벽들은 상기 개구부들을 통해 상기 수직 구조체로부터 유체로 액세스가능한, 장치.
  20. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제어기는,
    상기 반도체 기판을 환원 가스에 노출시키는 동작으로서, 상기 환원 가스는 실란, 디실란, 또는 수소를 포함하는, 상기 노출 동작을 수행하기 위한 인스트럭션들로 더 구성되는, 장치.
KR1020207007526A 2017-08-14 2018-08-10 3차원 수직 nand 워드라인을 위한 금속 충진 프로세스 KR20200032756A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762545405P 2017-08-14 2017-08-14
US62/545,405 2017-08-14
PCT/US2018/046232 WO2019036292A1 (en) 2017-08-14 2018-08-10 METHOD FOR METAL CASTING FOR THREE-DIMENSIONAL NAND AND VERTICAL WORDS LINE

Publications (1)

Publication Number Publication Date
KR20200032756A true KR20200032756A (ko) 2020-03-26

Family

ID=65362028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207007526A KR20200032756A (ko) 2017-08-14 2018-08-10 3차원 수직 nand 워드라인을 위한 금속 충진 프로세스

Country Status (7)

Country Link
US (1) US11348795B2 (ko)
JP (2) JP2020530881A (ko)
KR (1) KR20200032756A (ko)
CN (1) CN111095488A (ko)
SG (1) SG11202001268TA (ko)
TW (2) TWI835366B (ko)
WO (1) WO2019036292A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200032756A (ko) 2017-08-14 2020-03-26 램 리써치 코포레이션 3차원 수직 nand 워드라인을 위한 금속 충진 프로세스
TW202325889A (zh) * 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
KR20200140391A (ko) 2018-05-03 2020-12-15 램 리써치 코포레이션 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법
TW202030859A (zh) 2018-10-26 2020-08-16 美商蘭姆研究公司 三端子記憶體元件的自對準垂直集成
JP2022513479A (ja) 2018-12-14 2022-02-08 ラム リサーチ コーポレーション ３ｄ ｎａｎｄ構造上の原子層堆積
WO2020210260A1 (en) * 2019-04-11 2020-10-15 Lam Research Corporation High step coverage tungsten deposition
US11476267B2 (en) * 2019-05-24 2022-10-18 Applied Materials, Inc. Liner for V-NAND word line stack
US11812610B2 (en) 2019-08-13 2023-11-07 Micron Technology, Inc. Three-dimensional memory with conductive rails in conductive tiers, and related apparatus, systems, and methods
JP7295749B2 (ja) * 2019-09-13 2023-06-21 キオクシア株式会社 半導体装置の製造方法
CN110797300A (zh) * 2019-10-21 2020-02-14 长江存储科技有限责任公司 金属钨的填充方法
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
KR20210111017A (ko) * 2020-03-02 2021-09-10 주식회사 원익아이피에스 기판 처리 방법 및 이를 이용하여 제조된 반도체 소자
US11456208B2 (en) 2020-08-11 2022-09-27 Micron Technology, Inc. Methods of forming apparatuses including air gaps between conductive lines and related apparatuses, memory devices, and electronic systems
US11574870B2 (en) 2020-08-11 2023-02-07 Micron Technology, Inc. Microelectronic devices including conductive structures, and related methods
US11715692B2 (en) 2020-08-11 2023-08-01 Micron Technology, Inc. Microelectronic devices including conductive rails, and related methods
US11594495B2 (en) 2021-03-23 2023-02-28 Micron Technology, Inc. Microelectronic devices including conductive levels having varying compositions, and related memory devices, electronic systems, and methods
WO2023037452A1 (ja) * 2021-09-08 2023-03-16 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置および記録媒体

Family Cites Families (263)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117944B (fi) 1999-10-15 2007-04-30 Asm Int Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi
JPS5629648A (en) 1979-08-16 1981-03-25 Toshiba Tungaloy Co Ltd High hardness sintered body
JPS62216224A (ja) 1986-03-17 1987-09-22 Fujitsu Ltd タングステンの選択成長方法
JPS62260340A (ja) 1986-05-06 1987-11-12 Toshiba Corp 半導体装置の製造方法
JP2560028B2 (ja) * 1987-05-07 1996-12-04 新技術事業団 ホウ化チタンの製造方法
US4746375A (en) 1987-05-08 1988-05-24 General Electric Company Activation of refractory metal surfaces for electroless plating
JPH0266399A (ja) * 1988-08-30 1990-03-06 Semiconductor Energy Lab Co Ltd 気体充填用容器及びその作製方法
US4962063A (en) 1988-11-10 1990-10-09 Applied Materials, Inc. Multistep planarized chemical vapor deposition process with the use of low melting inorganic material for flowing while depositing
JPH02187031A (ja) 1989-01-14 1990-07-23 Sharp Corp 半導体装置
US5250329A (en) 1989-04-06 1993-10-05 Microelectronics And Computer Technology Corporation Method of depositing conductive lines on a dielectric
GB8907898D0 (en) 1989-04-07 1989-05-24 Inmos Ltd Semiconductor devices and fabrication thereof
US5028565A (en) 1989-08-25 1991-07-02 Applied Materials, Inc. Process for CVD deposition of tungsten layer on semiconductor wafer
JP3194971B2 (ja) 1990-01-08 2001-08-06 エルエスアイ ロジック コーポレーション Ｃｖｄチャンバに導入されるプロセスガスをｃｖｄチャンバへの導入前に濾過するための装置
KR100209856B1 (ko) 1990-08-31 1999-07-15 가나이 쓰도무 반도체장치의 제조방법
JPH04142061A (ja) 1990-10-02 1992-05-15 Sony Corp タングステンプラグの形成方法
US5250467A (en) 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
US5308655A (en) 1991-08-16 1994-05-03 Materials Research Corporation Processing for forming low resistivity titanium nitride films
US5567583A (en) 1991-12-16 1996-10-22 Biotronics Corporation Methods for reducing non-specific priming in DNA detection
JPH05226280A (ja) 1992-02-14 1993-09-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5370739A (en) 1992-06-15 1994-12-06 Materials Research Corporation Rotating susceptor semiconductor wafer processing cluster tool module useful for tungsten CVD
US5326723A (en) 1992-09-09 1994-07-05 Intel Corporation Method for improving stability of tungsten chemical vapor deposition
KR950012738B1 (ko) 1992-12-10 1995-10-20 현대전자산업주식회사 반도체소자의 텅스텐 콘택 플러그 제조방법
JP3014019B2 (ja) 1993-11-26 2000-02-28 日本電気株式会社 半導体装置の製造方法
KR970009867B1 (ko) 1993-12-17 1997-06-18 현대전자산업 주식회사 반도체 소자의 텅스텐 실리사이드 형성방법
JP3291889B2 (ja) 1994-02-15 2002-06-17 ソニー株式会社 ドライエッチング方法
DE69518710T2 (de) 1994-09-27 2001-05-23 Applied Materials Inc Verfahren zum Behandeln eines Substrats in einer Vakuumbehandlungskammer
JPH08115984A (ja) 1994-10-17 1996-05-07 Hitachi Ltd 半導体装置及びその製造方法
US5545581A (en) 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
US6001729A (en) 1995-01-10 1999-12-14 Kawasaki Steel Corporation Method of forming wiring structure for semiconductor device
JP2737764B2 (ja) 1995-03-03 1998-04-08 日本電気株式会社 半導体装置及びその製造方法
JPH0922896A (ja) 1995-07-07 1997-01-21 Toshiba Corp 金属膜の選択的形成方法
JPH0927596A (ja) 1995-07-11 1997-01-28 Sanyo Electric Co Ltd 半導体装置の製造方法
US5863819A (en) 1995-10-25 1999-01-26 Micron Technology, Inc. Method of fabricating a DRAM access transistor with dual gate oxide technique
TW310461B (ko) 1995-11-10 1997-07-11 Matsushita Electric Ind Co Ltd
US6017818A (en) 1996-01-22 2000-01-25 Texas Instruments Incorporated Process for fabricating conformal Ti-Si-N and Ti-B-N based barrier films with low defect density
US5833817A (en) 1996-04-22 1998-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving conformity and contact bottom coverage of sputtered titanium nitride barrier layers
US5633200A (en) 1996-05-24 1997-05-27 Micron Technology, Inc. Process for manufacturing a large grain tungsten nitride film and process for manufacturing a lightly nitrided titanium salicide diffusion barrier with a large grain tungsten nitride cover layer
US5963833A (en) 1996-07-03 1999-10-05 Micron Technology, Inc. Method for cleaning semiconductor wafers and
US5916365A (en) 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
US5916634A (en) 1996-10-01 1999-06-29 Sandia Corporation Chemical vapor deposition of W-Si-N and W-B-N
KR100214852B1 (ko) 1996-11-02 1999-08-02 김영환 반도체 디바이스의 금속 배선 형성 방법
US6310300B1 (en) 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
KR100255516B1 (ko) 1996-11-28 2000-05-01 김영환 반도체 장치의 금속배선 및 그 형성방법
US6297152B1 (en) 1996-12-12 2001-10-02 Applied Materials, Inc. CVD process for DCS-based tungsten silicide
JP3090074B2 (ja) 1997-01-20 2000-09-18 日本電気株式会社 半導体装置及びその製造方法
US5804249A (en) 1997-02-07 1998-09-08 Lsi Logic Corporation Multistep tungsten CVD process with amorphization step
US6156382A (en) 1997-05-16 2000-12-05 Applied Materials, Inc. Chemical vapor deposition process for depositing tungsten
US6037248A (en) 1997-06-13 2000-03-14 Micron Technology, Inc. Method of fabricating integrated circuit wiring with low RC time delay
US6287965B1 (en) 1997-07-28 2001-09-11 Samsung Electronics Co, Ltd. Method of forming metal layer using atomic layer deposition and semiconductor device having the metal layer as barrier metal layer or upper or lower electrode of capacitor
US5956609A (en) 1997-08-11 1999-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing stress and improving step-coverage of tungsten interconnects and plugs
US5913145A (en) 1997-08-28 1999-06-15 Texas Instruments Incorporated Method for fabricating thermally stable contacts with a diffusion barrier formed at high temperatures
US5795824A (en) 1997-08-28 1998-08-18 Novellus Systems, Inc. Method for nucleation of CVD tungsten films
US5926720A (en) 1997-09-08 1999-07-20 Lsi Logic Corporation Consistent alignment mark profiles on semiconductor wafers using PVD shadowing
US6861356B2 (en) 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
US7829144B2 (en) 1997-11-05 2010-11-09 Tokyo Electron Limited Method of forming a metal film for electrode
US6099904A (en) 1997-12-02 2000-08-08 Applied Materials, Inc. Low resistivity W using B2 H6 nucleation step
KR100272523B1 (ko) 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
US6284316B1 (en) 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
JPH11260759A (ja) 1998-03-12 1999-09-24 Fujitsu Ltd 半導体装置の製造方法
US6452276B1 (en) 1998-04-30 2002-09-17 International Business Machines Corporation Ultra thin, single phase, diffusion barrier for metal conductors
US6066366A (en) 1998-07-22 2000-05-23 Applied Materials, Inc. Method for depositing uniform tungsten layers by CVD
US6143082A (en) 1998-10-08 2000-11-07 Novellus Systems, Inc. Isolation of incompatible processes in a multi-station processing chamber
KR100273767B1 (ko) 1998-10-28 2001-01-15 윤종용 반도체소자의 텅스텐막 제조방법 및 그에 따라 제조되는 반도체소자
US6037263A (en) 1998-11-05 2000-03-14 Vanguard International Semiconductor Corporation Plasma enhanced CVD deposition of tungsten and tungsten compounds
US6331483B1 (en) 1998-12-18 2001-12-18 Tokyo Electron Limited Method of film-forming of tungsten
KR100296126B1 (ko) 1998-12-22 2001-08-07 박종섭 고집적 메모리 소자의 게이트전극 형성방법
US20010014533A1 (en) 1999-01-08 2001-08-16 Shih-Wei Sun Method of fabricating salicide
JP3206578B2 (ja) 1999-01-11 2001-09-10 日本電気株式会社 多層配線構造をもつ半導体装置の製造方法
JP4570704B2 (ja) 1999-02-17 2010-10-27 株式会社アルバック バリア膜製造方法
US6306211B1 (en) 1999-03-23 2001-10-23 Matsushita Electric Industrial Co., Ltd. Method for growing semiconductor film and method for fabricating semiconductor device
TW452607B (en) 1999-03-26 2001-09-01 Nat Science Council Production of a refractory metal by chemical vapor deposition of a bilayer-stacked tungsten metal
US6245654B1 (en) 1999-03-31 2001-06-12 Taiwan Semiconductor Manufacturing Company, Ltd Method for preventing tungsten contact/via plug loss after a backside pressure fault
US6294468B1 (en) 1999-05-24 2001-09-25 Agere Systems Guardian Corp. Method of chemical vapor depositing tungsten films
US6720261B1 (en) 1999-06-02 2004-04-13 Agere Systems Inc. Method and system for eliminating extrusions in semiconductor vias
US6174812B1 (en) 1999-06-08 2001-01-16 United Microelectronics Corp. Copper damascene technology for ultra large scale integration circuits
US6355558B1 (en) 1999-06-10 2002-03-12 Texas Instruments Incorporated Metallization structure, and associated method, to improve crystallographic texture and cavity fill for CVD aluminum/PVD aluminum alloy films
US6309964B1 (en) 1999-07-08 2001-10-30 Taiwan Semiconductor Manufacturing Company Method for forming a copper damascene structure over tungsten plugs with improved adhesion, oxidation resistance, and diffusion barrier properties using nitridation of the tungsten plug
US6265312B1 (en) 1999-08-02 2001-07-24 Stmicroelectronics, Inc. Method for depositing an integrated circuit tungsten film stack that includes a post-nucleation pump down step
US6391785B1 (en) 1999-08-24 2002-05-21 Interuniversitair Microelektronica Centrum (Imec) Method for bottomless deposition of barrier layers in integrated circuit metallization schemes
US6309966B1 (en) 1999-09-03 2001-10-30 Motorola, Inc. Apparatus and method of a low pressure, two-step nucleation tungsten deposition
US6303480B1 (en) 1999-09-13 2001-10-16 Applied Materials, Inc. Silicon layer to improve plug filling by CVD
US6924226B2 (en) 1999-10-02 2005-08-02 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US6610151B1 (en) 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US6475276B1 (en) 1999-10-15 2002-11-05 Asm Microchemistry Oy Production of elemental thin films using a boron-containing reducing agent
US6902763B1 (en) 1999-10-15 2005-06-07 Asm International N.V. Method for depositing nanolaminate thin films on sensitive surfaces
KR100330163B1 (ko) 2000-01-06 2002-03-28 윤종용 반도체 장치의 텅스텐 콘택 플러그 형성 방법
US6277744B1 (en) 2000-01-21 2001-08-21 Advanced Micro Devices, Inc. Two-level silane nucleation for blanket tungsten deposition
US6777331B2 (en) 2000-03-07 2004-08-17 Simplus Systems Corporation Multilayered copper structure for improving adhesion property
US6429126B1 (en) 2000-03-29 2002-08-06 Applied Materials, Inc. Reduced fluorine contamination for tungsten CVD
JP5184731B2 (ja) 2000-05-18 2013-04-17 コーニング インコーポレイテッド 固体酸化物燃料電池用可撓性電極／電解質構造体、燃料電池装置、およびその作成方法
JP3651360B2 (ja) 2000-05-19 2005-05-25 株式会社村田製作所 電極膜の形成方法
US7253076B1 (en) 2000-06-08 2007-08-07 Micron Technologies, Inc. Methods for forming and integrated circuit structures containing ruthenium and tungsten containing layers
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
JP2002016066A (ja) 2000-06-27 2002-01-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7732327B2 (en) 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US6936538B2 (en) 2001-07-16 2005-08-30 Applied Materials, Inc. Method and apparatus for depositing tungsten after surface treatment to improve film characteristics
US7964505B2 (en) 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US7405158B2 (en) * 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7101795B1 (en) 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US6585823B1 (en) 2000-07-07 2003-07-01 Asm International, N.V. Atomic layer deposition
US6491978B1 (en) 2000-07-10 2002-12-10 Applied Materials, Inc. Deposition of CVD layers for copper metallization using novel metal organic chemical vapor deposition (MOCVD) precursors
US6218301B1 (en) 2000-07-31 2001-04-17 Applied Materials, Inc. Deposition of tungsten films from W(CO)6
US6740591B1 (en) 2000-11-16 2004-05-25 Intel Corporation Slurry and method for chemical mechanical polishing of copper
AU2002214283A1 (en) 2000-11-17 2002-05-27 Tokyo Electron Limited Method of forming metal wiring and semiconductor manufacturing apparatus for forming metal wiring
US6908848B2 (en) 2000-12-20 2005-06-21 Samsung Electronics, Co., Ltd. Method for forming an electrical interconnection providing improved surface morphology of tungsten
KR100375230B1 (ko) 2000-12-20 2003-03-08 삼성전자주식회사 매끄러운 텅스텐 표면을 갖는 반도체 장치의 배선 제조방법
US20020117399A1 (en) 2001-02-23 2002-08-29 Applied Materials, Inc. Atomically thin highly resistive barrier layer in a copper via
US20020190379A1 (en) 2001-03-28 2002-12-19 Applied Materials, Inc. W-CVD with fluorine-free tungsten nucleation
US20020168840A1 (en) 2001-05-11 2002-11-14 Applied Materials, Inc. Deposition of tungsten silicide films
US6635965B1 (en) 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7141494B2 (en) 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
US7589017B2 (en) 2001-05-22 2009-09-15 Novellus Systems, Inc. Methods for growing low-resistivity tungsten film
US7955972B2 (en) 2001-05-22 2011-06-07 Novellus Systems, Inc. Methods for growing low-resistivity tungsten for high aspect ratio and small features
US9076843B2 (en) 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7262125B2 (en) 2001-05-22 2007-08-28 Novellus Systems, Inc. Method of forming low-resistivity tungsten interconnects
US7005372B2 (en) 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
US6686278B2 (en) 2001-06-19 2004-02-03 United Microelectronics Corp. Method for forming a plug metal layer
US7211144B2 (en) 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
JP2005518088A (ja) 2001-07-16 2005-06-16 アプライド　マテリアルズ　インコーポレイテッド タングステン複合膜の形成
US20030029715A1 (en) 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
WO2003030224A2 (en) 2001-07-25 2003-04-10 Applied Materials, Inc. Barrier formation using novel sputter-deposition method
JP4032872B2 (ja) 2001-08-14 2008-01-16 東京エレクトロン株式会社 タングステン膜の形成方法
JP4595989B2 (ja) 2001-08-24 2010-12-08 東京エレクトロン株式会社 成膜方法
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
TW589684B (en) 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
JP2003142484A (ja) 2001-10-31 2003-05-16 Mitsubishi Electric Corp 半導体装置の製造方法
US6566262B1 (en) 2001-11-01 2003-05-20 Lsi Logic Corporation Method for creating self-aligned alloy capping layers for copper interconnect structures
US20030091739A1 (en) 2001-11-14 2003-05-15 Hitoshi Sakamoto Barrier metal film production apparatus, barrier metal film production method, metal film production method, and metal film production apparatus
US20030091870A1 (en) 2001-11-15 2003-05-15 Siddhartha Bhowmik Method of forming a liner for tungsten plugs
US20030123216A1 (en) 2001-12-27 2003-07-03 Yoon Hyungsuk A. Deposition of tungsten for the formation of conformal tungsten silicide
US6833161B2 (en) 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US6566250B1 (en) 2002-03-18 2003-05-20 Taiwant Semiconductor Manufacturing Co., Ltd Method for forming a self aligned capping layer
US20030224217A1 (en) 2002-05-31 2003-12-04 Applied Materials, Inc. Metal nitride formation
US6905543B1 (en) 2002-06-19 2005-06-14 Novellus Systems, Inc Methods of forming tungsten nucleation layer
TWI287559B (en) 2002-08-22 2007-10-01 Konica Corp Organic-inorganic hybrid film, its manufacturing method, optical film, and polarizing film
US6706625B1 (en) 2002-12-06 2004-03-16 Chartered Semiconductor Manufacturing Ltd. Copper recess formation using chemical process for fabricating barrier cap for lines and vias
US6962873B1 (en) 2002-12-10 2005-11-08 Novellus Systems, Inc. Nitridation of electrolessly deposited cobalt
EP1608791A2 (en) 2002-12-23 2005-12-28 Applied Thin Films, Inc. Aluminum phosphate coatings
CN1732287A (zh) 2002-12-27 2006-02-08 株式会社爱发科 氮化钨膜的成膜方法
JP2004235456A (ja) 2003-01-30 2004-08-19 Seiko Epson Corp 成膜装置、成膜方法および半導体装置の製造方法
US7713592B2 (en) 2003-02-04 2010-05-11 Tegal Corporation Nanolayer deposition process
JP3956049B2 (ja) 2003-03-07 2007-08-08 東京エレクトロン株式会社 タングステン膜の形成方法
US6844258B1 (en) 2003-05-09 2005-01-18 Novellus Systems, Inc. Selective refractory metal and nitride capping
JP2007523994A (ja) 2003-06-18 2007-08-23 アプライド　マテリアルズ　インコーポレイテッド バリヤ物質の原子層堆積
JP2005029821A (ja) 2003-07-09 2005-02-03 Tokyo Electron Ltd 成膜方法
US7754604B2 (en) 2003-08-26 2010-07-13 Novellus Systems, Inc. Reducing silicon attack and improving resistivity of tungsten nitride film
JP4606006B2 (ja) 2003-09-11 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7078341B2 (en) 2003-09-30 2006-07-18 Tokyo Electron Limited Method of depositing metal layers from metal-carbonyl precursors
US6924223B2 (en) 2003-09-30 2005-08-02 Tokyo Electron Limited Method of forming a metal layer using an intermittent precursor gas flow process
KR20050054122A (ko) 2003-12-04 2005-06-10 성명모 자외선 원자층 증착법을 이용한 박막 제조 방법
KR100557626B1 (ko) 2003-12-23 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
US20050139838A1 (en) 2003-12-26 2005-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101108304B1 (ko) 2004-02-26 2012-01-25 노벨러스 시스템즈, 인코포레이티드 질화 텅스텐의 증착
CN100370585C (zh) 2004-04-12 2008-02-20 株式会社爱发科 隔离膜的形成方法及电极膜的形成方法
EP1741119B1 (en) 2004-04-21 2019-04-03 Lumileds Holding B.V. Method for the thermal treatment of tungsten electrodes free from thorium oxide for high-pressure discharge lamps
US7605469B2 (en) 2004-06-30 2009-10-20 Intel Corporation Atomic layer deposited tantalum containing adhesion layer
US7429402B2 (en) 2004-12-10 2008-09-30 Applied Materials, Inc. Ruthenium as an underlayer for tungsten film deposition
US20060145190A1 (en) 2004-12-31 2006-07-06 Salzman David B Surface passivation for III-V compound semiconductors
KR100642750B1 (ko) 2005-01-31 2006-11-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7344983B2 (en) 2005-03-18 2008-03-18 International Business Machines Corporation Clustered surface preparation for silicide and metal contacts
US7220671B2 (en) 2005-03-31 2007-05-22 Intel Corporation Organometallic precursors for the chemical phase deposition of metal films in interconnect applications
JP4738178B2 (ja) 2005-06-17 2011-08-03 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4945937B2 (ja) * 2005-07-01 2012-06-06 東京エレクトロン株式会社 タングステン膜の形成方法、成膜装置及び記憶媒体
JP4864368B2 (ja) 2005-07-21 2012-02-01 シャープ株式会社 気相堆積方法
US7517798B2 (en) 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
US7235485B2 (en) 2005-10-14 2007-06-26 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US8993055B2 (en) 2005-10-27 2015-03-31 Asm International N.V. Enhanced thin film deposition
US7524765B2 (en) 2005-11-02 2009-04-28 Intel Corporation Direct tailoring of the composition and density of ALD films
US7276796B1 (en) 2006-03-15 2007-10-02 International Business Machines Corporation Formation of oxidation-resistant seed layer for interconnect applications
JP2007250907A (ja) 2006-03-16 2007-09-27 Renesas Technology Corp 半導体装置およびその製造方法
US8258057B2 (en) 2006-03-30 2012-09-04 Intel Corporation Copper-filled trench contact for transistor performance improvement
TW200746268A (en) 2006-04-11 2007-12-16 Applied Materials Inc Process for forming cobalt-containing materials
US7828504B2 (en) 2006-05-12 2010-11-09 Axcellis Technologies, Inc. Combination load lock for handling workpieces
US7557047B2 (en) 2006-06-09 2009-07-07 Micron Technology, Inc. Method of forming a layer of material using an atomic layer deposition process
KR100884339B1 (ko) 2006-06-29 2009-02-18 주식회사 하이닉스반도체 반도체 소자의 텅스텐막 형성방법 및 이를 이용한 텅스텐배선층 형성방법
US7355254B2 (en) 2006-06-30 2008-04-08 Intel Corporation Pinning layer for low resistivity N-type source drain ohmic contacts
KR100705936B1 (ko) 2006-06-30 2007-04-13 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
US8153831B2 (en) 2006-09-28 2012-04-10 Praxair Technology, Inc. Organometallic compounds, processes for the preparation thereof and methods of use thereof
KR100894769B1 (ko) 2006-09-29 2009-04-24 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
KR100881391B1 (ko) 2006-09-29 2009-02-05 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
KR20080036679A (ko) 2006-10-24 2008-04-29 삼성전자주식회사 불 휘발성 메모리 소자의 형성 방법
US7675119B2 (en) 2006-12-25 2010-03-09 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
KR100874829B1 (ko) 2006-12-26 2008-12-19 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
KR20080061978A (ko) 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 배선 형성방법
US8435898B2 (en) 2007-04-05 2013-05-07 Freescale Semiconductor, Inc. First inter-layer dielectric stack for non-volatile memory
US20080254619A1 (en) 2007-04-14 2008-10-16 Tsang-Jung Lin Method of fabricating a semiconductor device
WO2008129508A2 (en) 2007-04-20 2008-10-30 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Deposition of transition metal carbide containing films
JP2009024252A (ja) 2007-05-15 2009-02-05 Applied Materials Inc タングステン材料の原子層堆積法
JP2008288289A (ja) 2007-05-16 2008-11-27 Oki Electric Ind Co Ltd 電界効果トランジスタとその製造方法
KR100890047B1 (ko) 2007-06-28 2009-03-25 주식회사 하이닉스반도체 반도체소자의 배선 형성방법
US7655567B1 (en) * 2007-07-24 2010-02-02 Novellus Systems, Inc. Methods for improving uniformity and resistivity of thin tungsten films
KR101225642B1 (ko) 2007-11-15 2013-01-24 삼성전자주식회사 Ｈ2 원격 플라즈마 처리를 이용한 반도체 소자의 콘택플러그 형성방법
WO2009073361A1 (en) 2007-11-29 2009-06-11 Lam Research Corporation Pulsed bias plasma process to control microloading
KR100939777B1 (ko) 2007-11-30 2010-01-29 주식회사 하이닉스반도체 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선형성방법
US8080324B2 (en) 2007-12-03 2011-12-20 Kobe Steel, Ltd. Hard coating excellent in sliding property and method for forming same
US7772114B2 (en) 2007-12-05 2010-08-10 Novellus Systems, Inc. Method for improving uniformity and adhesion of low resistivity tungsten film
US8053365B2 (en) 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
KR100919808B1 (ko) 2008-01-02 2009-10-01 주식회사 하이닉스반도체 반도체소자의 텅스텐막 형성방법
US8062977B1 (en) 2008-01-31 2011-11-22 Novellus Systems, Inc. Ternary tungsten-containing resistive thin films
KR101163825B1 (ko) 2008-03-28 2012-07-09 도쿄엘렉트론가부시키가이샤 정전척 및 그 제조 방법
US8058170B2 (en) 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US8385644B2 (en) 2008-07-08 2013-02-26 Zeitera, Llc Digital video fingerprinting based on resultant weighted gradient orientation computation
US7968460B2 (en) 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
US8551885B2 (en) 2008-08-29 2013-10-08 Novellus Systems, Inc. Method for reducing tungsten roughness and improving reflectivity
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
KR20100029952A (ko) 2008-09-09 2010-03-18 주식회사 하이닉스반도체 금속성 캡핑층을 구비한 상변화 메모리 소자 및 그 제조 방법
US20100072623A1 (en) 2008-09-19 2010-03-25 Advanced Micro Devices, Inc. Semiconductor device with improved contact plugs, and related fabrication methods
JP2010093116A (ja) 2008-10-09 2010-04-22 Panasonic Corp 半導体装置及び半導体装置の製造方法
US7825024B2 (en) 2008-11-25 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming through-silicon vias
US7964502B2 (en) 2008-11-25 2011-06-21 Freescale Semiconductor, Inc. Multilayered through via
US8129270B1 (en) 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
US20100144140A1 (en) 2008-12-10 2010-06-10 Novellus Systems, Inc. Methods for depositing tungsten films having low resistivity for gapfill applications
US8110877B2 (en) 2008-12-19 2012-02-07 Intel Corporation Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions
KR101263856B1 (ko) 2008-12-31 2013-05-13 어플라이드 머티어리얼스, 인코포레이티드 비저항이 감소되고 표면 형태가 개선된 텅스텐 필름을 증착하는 방법
US8236691B2 (en) 2008-12-31 2012-08-07 Micron Technology, Inc. Method of high aspect ratio plug fill
DE102009015747B4 (de) 2009-03-31 2013-08-08 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und Gatedielektrikum mit großem ε und einer Zwischenätzstoppschicht
US9159571B2 (en) 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
US20100267230A1 (en) 2009-04-16 2010-10-21 Anand Chandrashekar Method for forming tungsten contacts and interconnects with small critical dimensions
US8039394B2 (en) 2009-06-26 2011-10-18 Seagate Technology Llc Methods of forming layers of alpha-tantalum
US8119527B1 (en) 2009-08-04 2012-02-21 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9034768B2 (en) 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8207062B2 (en) 2009-09-09 2012-06-26 Novellus Systems, Inc. Method for improving adhesion of low resistivity tungsten/tungsten nitride layers
WO2011062560A1 (en) 2009-11-19 2011-05-26 National University Of Singapore Method for producing t cell receptor-like monoclonal antibodies and uses thereof
DE102009055392B4 (de) 2009-12-30 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
JP5729911B2 (ja) 2010-03-11 2015-06-03 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ タングステン膜の製造方法およびタングステン膜を堆積させる装置
US8709948B2 (en) 2010-03-12 2014-04-29 Novellus Systems, Inc. Tungsten barrier and seed for copper filled TSV
KR101356332B1 (ko) 2010-03-19 2014-02-04 노벨러스 시스템즈, 인코포레이티드 낮은 저항 및 강한 미소-접착 특성을 가진 텅스텐 박막의 증착 방법
US9129945B2 (en) 2010-03-24 2015-09-08 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US8778797B2 (en) 2010-09-27 2014-07-15 Novellus Systems, Inc. Systems and methods for selective tungsten deposition in vias
US20120199887A1 (en) 2011-02-03 2012-08-09 Lana Chan Methods of controlling tungsten film properties
US20120225191A1 (en) 2011-03-01 2012-09-06 Applied Materials, Inc. Apparatus and Process for Atomic Layer Deposition
US8865594B2 (en) 2011-03-10 2014-10-21 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
US8546250B2 (en) 2011-08-18 2013-10-01 Wafertech Llc Method of fabricating vertical integrated semiconductor device with multiple continuous single crystal silicon layers vertically separated from one another
US8916435B2 (en) 2011-09-09 2014-12-23 International Business Machines Corporation Self-aligned bottom plate for metal high-K dielectric metal insulator metal (MIM) embedded dynamic random access memory
JP5710529B2 (ja) 2011-09-22 2015-04-30 株式会社東芝 半導体装置及びその製造方法
US8617985B2 (en) 2011-10-28 2013-12-31 Applied Materials, Inc. High temperature tungsten metallization process
CN104272441A (zh) 2012-03-27 2015-01-07 诺发系统公司 钨特征填充
US9034760B2 (en) 2012-06-29 2015-05-19 Novellus Systems, Inc. Methods of forming tensile tungsten films and compressive tungsten films
US9969622B2 (en) 2012-07-26 2018-05-15 Lam Research Corporation Ternary tungsten boride nitride films and methods for forming same
US8975184B2 (en) 2012-07-27 2015-03-10 Novellus Systems, Inc. Methods of improving tungsten contact resistance in small critical dimension features
KR101990051B1 (ko) 2012-08-31 2019-10-01 에스케이하이닉스 주식회사 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법
KR20140028992A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법
US8853080B2 (en) 2012-09-09 2014-10-07 Novellus Systems, Inc. Method for depositing tungsten film with low roughness and low resistivity
US9169556B2 (en) 2012-10-11 2015-10-27 Applied Materials, Inc. Tungsten growth modulation by controlling surface composition
US9153486B2 (en) 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
US8975142B2 (en) 2013-04-25 2015-03-10 Globalfoundries Inc. FinFET channel stress using tungsten contacts in raised epitaxial source and drain
JP6494940B2 (ja) 2013-07-25 2019-04-03 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 異なるサイズのフィーチャへのボイドフリータングステン充填
US9362163B2 (en) 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
JP5864503B2 (ja) 2013-09-30 2016-02-17 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラム及び記録媒体
WO2015057959A1 (en) 2013-10-18 2015-04-23 Brooks Automation, Inc. Processing apparatus
US9589808B2 (en) 2013-12-19 2017-03-07 Lam Research Corporation Method for depositing extremely low resistivity tungsten
US9595470B2 (en) * 2014-05-09 2017-03-14 Lam Research Corporation Methods of preparing tungsten and tungsten nitride thin films using tungsten chloride precursor
TW201700761A (zh) 2015-05-13 2017-01-01 應用材料股份有限公司 經由基材的有機金屬或矽烷預處理而改良的鎢膜
US9754824B2 (en) * 2015-05-27 2017-09-05 Lam Research Corporation Tungsten films having low fluorine content
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
US9613818B2 (en) 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
JP6541438B2 (ja) 2015-05-28 2019-07-10 東京エレクトロン株式会社 金属膜のストレス低減方法および金属膜の成膜方法
TWI720106B (zh) * 2016-01-16 2021-03-01 美商應用材料股份有限公司 Pecvd含鎢硬遮罩膜及製造方法
KR20200032756A (ko) 2017-08-14 2020-03-26 램 리써치 코포레이션 3차원 수직 nand 워드라인을 위한 금속 충진 프로세스
KR20200140391A (ko) 2018-05-03 2020-12-15 램 리써치 코포레이션 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법
JP2022513479A (ja) 2018-12-14 2022-02-08 ラム リサーチ コーポレーション ３ｄ ｎａｎｄ構造上の原子層堆積

Also Published As

Publication number Publication date
US20200211853A1 (en) 2020-07-02
TWI784037B (zh) 2022-11-21
TWI835366B (zh) 2024-03-11
JP2020530881A (ja) 2020-10-29
TW202322222A (zh) 2023-06-01
SG11202001268TA (en) 2020-03-30
WO2019036292A1 (en) 2019-02-21
TW201921516A (zh) 2019-06-01
JP2024038138A (ja) 2024-03-19
US11348795B2 (en) 2022-05-31
CN111095488A (zh) 2020-05-01

Similar Documents

Publication Publication Date Title
US11348795B2 (en) Metal fill process for three-dimensional vertical NAND wordline
US20210327754A1 (en) Tungsten feature fill
KR102609125B1 (ko) 리모트 플라즈마 프로세스를 위한 챔버 컨디셔닝
JP6971539B2 (ja) フッ素含有量が少ないタングステン膜
US10546751B2 (en) Forming low resistivity fluorine free tungsten film without nucleation
CN113166929A (zh) 无空隙低应力填充
KR102361226B1 (ko) 저 저항 텅스텐 피처 충진을 가능하게 하는 텅스텐 핵생성 프로세스
CN111357083A (zh) 自限制生长
KR20220082023A (ko) 몰리브덴 충진
US12002679B2 (en) High step coverage tungsten deposition
KR20210092840A (ko) 3d nand 구조체 상의 원자 층 증착
US20220364232A1 (en) Tungsten deposition
US20220349048A1 (en) Reducing line bending during metal fill process
US20240158913A1 (en) Reducing line bending during metal fill process
KR102678471B1 (ko) 저 불소 함량을 가진 텅스텐 막들
TW202401671A (zh) 高縱橫比3d nand結構中的鎢字元線填充
WO2023038905A1 (en) Process gas ramp during semiconductor processing

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal