KR100894769B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상부에 절연막 및 글루막을 형성하는 단계와, 상기 글루막 및 절연막의 일부를 제거하여 트렌치를 형성하는 단계와, 상기 트렌치 및 글루막을 포함한 상기 반도체 기판 상부에 금속막을 형성하는 단계와, 상기 절연막이 노출될 때까지 연마공정을 실시하여 금속 배선을 형성하는 단계로 이루어진다.
베리어 메탈막, 다마신, 텅스텐, LRW

Description

반도체 소자의 금속 배선 형성방법{Method of forming a metal wire in a semiconductor device}
도 1은 소자의 디자인 규칙이 감소함에 따라 증가하는 저항값과 캐패시턴스 값을 나타낸 그래프이다.
도 2는 베리어 메탈막과 텅스텐 핵 타겟의 두께가 감소함에 따라 감소하는 저항값과 캐패시턴스 값을 나타낸 그래프이다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 4는 본 발명에 적용되는 LRW(Low Rs W) 방법을 설명하기 위해 도시한 순서도이다.
도 5는 본 발명을 적용하였을 때의 저항값과 캐패시턴스 값을 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 층간 절연막
104 : 제1 절연막 106 : 글루막
108 : 마스크 패턴 110 : 트렌치
112 : 스페이서 114 : 금속막
116 : 금속 배선
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히, 베리어 메탈막 형성 공정을 생략하여 배선 저항을 감소시키기 위한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
70nm와 60nm의 소자에서 일반적인 다마신 구조를 이용하여 금속 배선을 형성할 경우 아래와 같은 문제점들이 발생한다.
첫째, 금속 배선 피치(pitch)가 감소하면서 금속 배선의 저항값이 급격하게 증가하는데, 이를 도 1의 그래프에서 나타내고 있다.
도 1을 참조하면, 소자의 디자인 규칙이 감소함에 따라 저항값과 캐패시턴스 값이 급격하게 증가함을 나타낸다.
둘째, 싱글 다마신 구조를 적용하여 금속 배선을 형성할 경우 트렌치 내부에 베리어 메탈막이 차지하는 영역에 의하여 금속 배선의 저항이 증가하는 문제가 발생한다. 이로 인하여 베리어 메탈막의 두께를 감소시켜 금속 배선의 저항을 확보하고자 하였으나, 도 2에 도시된 바와 같이 베리어 메탈막의 두께 감소가 60nm 이하 에서 극한에 도달하게 되었다.
셋째, 비저항이 높은 텅스텐 핵 생성 타겟을 최소화하여 금속 배선의 저항 특성을 개선하려고 하였으나, 도 2에 도시된 바와 같이 텅스텐 핵 생성 감소가 60nm 이하에서 극한에 도달하게 되었다.
넷째, 그레인 사이즈가 클수록 텅스텐의 비저항이 감소하지만, 트렌치의 임계치수(Critical Dimension; CD)가 텅스텐의 그레인 사이즈를 결정하기 때문에 소자가 축소화되어 감에 따라 트렌치의 임계치수(Critical Dimension; CD) 감소로 인하여 그레인 사이즈가 감소할 수밖에 없다.
다섯째, 절연막 상부에 텅스텐을 증착할 경우 접착(adhesion) 문제로 절연막과 텅스텐 사이에 들뜨는 현상(lifting)이 발생하여 절연막과 텅스텐 사이에 티타늄(Ti)과 티타늄 질화막(TiN)을 글루층(glue layer)으로 사용하였다. 그러나, 티타늄 질화막(TiN) 상부에서 텅스텐 핵생성시 충분히 생성되지 않으므로 인하여 그레인 성장은 빠르지만 그레인 사이즈가 감소하여 비저항이 증가하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 베리어 메탈막 형성 공정을 생략하여 배선 저항을 감소시키기 위한 반도체 소자의 금속배선 형성방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 반도체 기판 상부에 절연막 및 글루막을 형성하는 단계와, 상기 글루막 및 절연막의 일부를 제거하여 트렌치를 형성하는 단계와, 상기 트렌치 및 글루막을 포함한 상기 반도체 기판 상부에 금속막을 형성하는 단계와, 상기 절연막이 노출될 때까지 연마공정을 실시하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 셀 게이트, 소스 및 드레인 선택 트랜지스터 게이트 그리고 소스 및 드레인 등의 구조가 형성된 반도체 기판(100) 상부에 층간 절연막(102), 제1 절연막(104) 및 글루막(106)을 순차적으로 형성한다. 이때, 제1 절연막(104)은 산화막으로 형성하고, 글루막(106)은 티타늄(Ti)과 티타늄 질화막(TiN)이 적층으로 구성된다. 글루막(106)은 인-시튜(in-situ) 또는 익스-시튜(ex-situ)로 형성하고, 글루막(106)의 티타늄(Ti)은 10Å 내지 200Å의 두께로 형성하고, 글루막(106)의 티타늄 질화막(TiN)은 50Å 내지 200Å의 두께로 형성한다. 글루막(106)은 후속 공정인 텅스텐 형성 공정시 제1 절연막(104)과 텅스텐 사이가 들뜨 는 현상을 방지하기 위해서 형성한다.
그런 다음, 글루막(106) 상부에 마스크 패턴(108)을 형성한다. 이때, 마스크 패턴(108)은 실리콘산화질화막(SiON), 아몰포스 카본층(a-Carbon), 하부 반사 방지막(Bottom Anti Reflective Coating; BARC) 및 포토레지스트막이 순차적으로 적층된 구조로 형성한다. 마스크 패턴(108) 형성 공정시 글루막(106)은 식각 정지막으로 작용하고, 후속 트렌치 식각 공정시 하드 마스크막으로 사용된다.
도 3b를 참조하면, 마스크 패턴(108)을 마스크로 글루막(106) 및 제1 절연막(104)을 순차적으로 식각하여 싱글 다마신 패턴인 트렌치(110)를 형성한 후 마스크 패턴(108)을 제거한다.
도 3c를 참조하면, 트렌치(110)를 포함한 전체 구조 상부에 제2 절연막을 형성한다. 이때, 제2 절연막은 산화막 또는 질화막을 이용하여 10Å 내지 200Å의 두께로 형성한다. 제2 절연막 식각 공정을 실시하여 트렌치(110) 측면에 스페이서(112)를 형성한다. 이때, 스페이서(112) 형성 공정시 트렌치(110) 상부 모서리 부분이 제거되어 후속 공정인 텅스텐 형성 공정과 클리닝(cleaning) 공정에 의해 트렌치(110) 입구 부분에서 오버행(over-hang)이 발생하는 것을 억제한다. 트렌치(110) 측면에 스페이서(112)를 형성하는 것은 트렌치(110) 사이의 스페이스(space) 폭을 확보하기 위해서이다. 만약, 스페이서(112) 형성 공정을 생략할 경우 후속 공정인 텅스텐 형성 공정 전에 RF(Radio Frequency) 식각 클리닝을 실시하여 트렌치(110) 상부 모서리 부분을 제거한다.
그런 다음, 트렌치(110) 내부를 클리닝한다. 이때, 클리닝 공정은 RF 프리 클리닝(pre-cleaning) 또는 RO(Reactive Ion) 프리-클리닝을 이용한다.
도 3d를 참조하면, 트렌치(110)가 매립되도록 전체 구조 상부에 금속막(114)을 형성한다. 이때, 금속막(114)은 텅스텐을 이용하여 인-시튜로 형성한다. 텅스텐 형성 공정시 핵 생성을 먼저 한 다음 핵을 시드(seed)로 이용하여 텅스텐을 형성한다. 이때, 텅스텐 핵 생성 방법은 단원자 증착(Atomic Layer Deposition; ALD) 방법 또는 PNL(Pulsed Nucleation Layer) 방법 또는 LRW(Low Rs W) 방법을 이용하여 실시한다. LRW를 이용한 텅스텐 핵 생성 방법을 자세히 설명하면 다음과 같다.
웨이퍼 위에 제1 B2H6/WF6 가스, SiH4/WF6 가스 및 제2 B2H6/WF6 가스를 순차적으로 분사하여 핵을 생성하되, 제1 B2H6/WF6 가스와 SiH4/WF6 가스를 분사할 때는 250℃ 내지 400℃의 온도에서 실시하고, 제2 B2H6/WF6 가스를 분사할 때는 350℃ 내지 450℃의 온도에서 실시한다. 여기서, 제1 및 제2 B2H6/WF6 가스를 분사하는 공정은 한 번씩만 실시하지만, SiH4/WF6 가스를 분사하는 공정은 1회 내지 5회 정도 실시하여 텅스텐 핵 생성 타겟을 조절한다. 제2 B2H6/WF6 가스 분사 공정시 비정질 상태의 텅스텐 또는 베타(β) 상태의 텅스텐 핵이 생성되는데, 이를 시드로 이용하여 텅스텐 형성 공정시 그레인 사이즈가 증가한다.
텅스텐 핵을 생성한 후 H2 가스를 이용하여 텅스텐을 형성한다. 이때, 텅스텐은 350℃ 내지 450℃의 온도에서 형성한다.
도 3e를 참조하면, 제1 절연막(104) 상부가 노출될 때까지 연마 공정을 실시 하여 금속 배선(116)을 형성한다. 이때, 연마 공정시 글루막(106)도 제거된다.
상기와 같이, 트렌치(110) 내에 베리어 메탈막을 형성하지 않고 텅스텐을 매립함으로써 텅스텐의 부피를 극대화시켜 금속 배선 저항을 감소시킬 수 있다. 또한, 트렌치(110) 내부에서 텅스텐 핵 생성시에 베리어 메탈막인 티타늄 질화막(TiN) 상부에서 텅스텐 핵을 생성하는 것이 아니라 제1 절연막(104) 상부에서 생성함으로써 텅스텐의 그레인 사이즈가 증가하게 되고, 이로 인하여 비저항이 감소하는 효과를 얻을 수 있다.
게다가, 식각된 제1 절연막(104) 상부에만 글루막(106)이 형성됨으로써 텅스텐 형성 공정시 글루막(106)이 제1 절연막(104)과 텅스텐 사이에 들뜨는 현상을 방지하는 역할을 하고, 트렌치(110) 내에서 B2H6/WF6 가스와 SiH4/WF6 가스를 이용하여 텅스텐 핵을 생성함으로써 텅스텐 형성 공정시 트렌치(110) 내에서 제1 절연막(104)과 텅스텐 사이의 접착력을 증가시키고, 비저항을 개선할 수 있다.
도 4는 본 발명에 적용되는 LRW(Low Rs W) 방법을 설명하기 위해 도시한 순서도이다.
도 4를 참조하면, LRW 방법은 B2H6 소스 가스(10)를 공급하여 웨이퍼 표면에 한 층의 소스를 화학적으로 흡착시키고 여분의 물리적으로 흡착된 소스들을 퍼지 가스를 흘려보내어 퍼지 시킨(11) 다음, 한 층의 소스에 WF6 반응 가스를 공급(12)하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 텅스텐 핵을 생성하고 여 분의 반응 가스는 퍼지 가스를 흘려보내 퍼지시키는(13) 과정을 제1 싸이클(A)로 하고, 제1 싸이클(A)은 한 번만 진행한다.
제1 싸이클(A)을 진행한 후 연속해서 SiH4 소스 가스(14)를 공급하여 웨이퍼 표면에 한 층의 소스를 화학적으로 흡착시키고 여분의 물리적으로 흡착된 소스들을 퍼지 가스를 흘려보내어 퍼지 시킨(15) 다음, 한 층의 소스에 WF6 반응 가스를 공급(16)하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 텅스텐 핵을 생성하고 여분의 반응 가스는 퍼지 가스를 흘려보내 퍼지시키는(17) 과정을 제2 싸이클(B)로 하고, 제2 싸이클(B)은 1회 내지 5회 정도 실시하여 텅스텐 핵 생성 타겟을 조절한다.
제2 싸이클(B)을 진행한 후 연속해서 B2H6 소스 가스(18)를 공급하여 웨이퍼 표면에 한 층의 소스를 화학적으로 흡착시키고 여분의 물리적으로 흡착된 소스들을 퍼지 가스를 흘려보내어 퍼지 시킨(19) 다음, 한 층의 소스에 WF6 반응 가스를 공급(20)하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 텅스텐 핵을 생성하고 여분의 반응 가스는 퍼지 가스를 흘려보내 퍼지시키는(21) 과정을 제3 싸이클(C)로 하고, 제3 싸이클(C)은 한 번만 진행한다.
도 5는 본 발명을 적용하였을 때의 저항값과 캐패시턴스 값을 나타낸 그래프이다.
도 5를 참조하면, 금속 배선의 피치가 축소화되어 감에 따라 즉, 소자가 60nm 이하로 축소화되어 감에 따라 저항값과 캐패시턴스 값이 감소하거나 일정한 값을 유지하고 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 트렌치 내에 베리어 메탈막을 형성하지 않고 텅스텐을 매립함으로써 텅스텐의 부피를 극대화시켜 금속 배선 저항을 감소시킬 수 있다.
둘째, 트렌치 내부에서 텅스텐 핵 생성시에 베리어 메탈막인 티타늄 질화막(TiN) 상부에서 텅스텐 핵을 생성하는 것이 아니라 제1 절연막 상부에서 생성함으로써 텅스텐의 그레인 사이즈가 증가하게 되고, 이로 인하여 비저항이 감소하는 효과를 얻을 수 있다.
셋째, 식각된 제1 절연막 상부에만 글루막이 형성됨으로써 텅스텐 형성 공정시 글루막이 제1 절연막과 텅스텐 사이에 들뜨는 현상을 방지하는 역할을 한다.
넷째, 트렌치 내에서 B2H6/WF6 가스와 SiH4/WF6 가스를 이용하여 텅스텐 핵을 생성함으로써 텅스텐 형성 공정시 트렌치 내에서 제1 절연막과 텅스텐 사이의 접착력을 증가시키고, 비저항을 개선할 수 있다.
다섯째, 금속 배선의 물질인 텅스텐을 60nm, 50nm 또는 45nm에서도 전기적 특성 저항 없이 사용가능하다.
여섯째, 텅스텐을 이용하여 상기와 같이 개선된 금속 배선을 형성함으로써 비용 절감 효과가 있다.

Claims (18)

  1. 반도체 기판 상부에 제1 절연막 및 글루막을 형성하는 단계;
    상기 글루막 및 상기 제1 절연막의 일부를 제거하여 트렌치를 형성하는 단계;
    상기 트렌치 측면에 스페이서를 형성하는 단계;
    상기 트렌치 내부를 클리닝하는 단계;
    상기 트렌치 및 글루막을 포함한 상기 반도체 기판 상부에 금속막을 형성하는 단계; 및
    상기 제1 절연막이 노출될 때까지 연마공정을 실시하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 글루막은 티타늄(Ti)과 티타늄 질화막(TiN)이 적층으로 구성된 반도체 소자의 금속 배선 형성방법.
  4. 제3항에 있어서,
    상기 티타늄(Ti)은 10Å 내지 200Å의 두께로 형성하고, 상기 티타늄 질화막(TiN)은 50Å 내지 200Å의 두께로 형성하는 반도체 소자의 금속 배선 형성방법.
  5. 삭제
  6. 제1항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 트렌치를 포함한 상기 반도체 기판 상부에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막에 대해 식각 공정을 실시하여 상기 트렌치 측면에 상기 스페이서를 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  7. 제6항에 있어서,
    상기 제2 절연막은 산화막 또는 질화막을 이용하여 10Å 내지 200Å의 두께로 형성하는 반도체 소자의 금속 배선 형성방법.
  8. 제1항에 있어서,
    상기 스페이서를 형성하는 단계 시 상기 트렌치 상부 모서리 부분이 제거되는 반도체 소자의 금속 배선 형성방법.
  9. 제1항에 있어서,
    상기 클리닝 하는 단계는 RF 프리 클리닝 또는 RO 프리-클리닝을 이용하는 반도체 소자의 금속 배선 형성방법.
  10. 제1항에 있어서,
    상기 클리닝 하는 단계 시에 상기 트렌치 상부 모서리 부분이 제거되는 반도체 소자의 금속 배선 형성방법.
  11. 제1항에 있어서,
    상기 금속막은 텅스텐을 이용하여 인-시튜로 형성하는 반도체 소자의 금속 배선 형성방법.
  12. 제11항에 있어서,
    상기 텅스텐 형성 공정시 핵 생성을 먼저 한 다음 상기 핵을 시드(seed)로 이용하여 상기 텅스텐을 형성하는 반도체 소자의 금속 배선 형성방법.
  13. 제12항에 있어서,
    상기 텅스텐 핵 생성 방법은 ALD 방법, PNL 방법 또는 LRW 방법 중 어느 하나를 이용하는 반도체 소자의 금속 배선 형성방법.
  14. 제13항에 있어서,
    상기 LRW 방법에 의한 텅스텐 핵 생성 방법은 제1 B2H6/WF6 가스, SiH4/WF6 가스 및 제2 B2H6/WF6 가스를 순차적으로 분사하여 상기 핵을 생성하는 반도체 소자의 금속 배선 형성방법.
  15. 제14항에 있어서,
    상기 제1 B2H6/WF6 가스와 SiH4/WF6 가스를 분사할 때는 250℃ 내지 400℃의 온도에서 실시하고, 상기 제2 B2H6/WF6 가스를 분사할 때는 350℃ 내지 450℃의 온도에서 실시하는 반도체 소자의 금속 배선 형성방법.
  16. 제14항에 있어서,
    상기 제1 및 제2 B2H6/WF6 가스를 분사하는 공정은 한 번씩만 실시하고, 상기 SiH4/WF6 가스를 분사하는 공정은 1회 내지 5회 실시하는 반도체 소자의 금속 배선 형성방법.
  17. 제14항에 있어서,
    상기 제2 B2H6/WF6 가스 분사 공정시 비정질 상태의 텅스텐 핵 또는 베타(β) 상태의 텅스텐 핵이 생성되는 반도체 소자의 금속 배선 형성방법.
  18. 제12항에 있어서,
    상기 핵을 생성한 후 350℃ 내지 450℃의 온도에서 H2 가스를 이용하여 상기 텅스텐을 형성하는 반도체 소자의 금속 배선 형성방법.
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