KR100398038B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100398038B1
KR100398038B1 KR10-2000-0077708A KR20000077708A KR100398038B1 KR 100398038 B1 KR100398038 B1 KR 100398038B1 KR 20000077708 A KR20000077708 A KR 20000077708A KR 100398038 B1 KR100398038 B1 KR 100398038B1
Authority
KR
South Korea
Prior art keywords
forming
treatment
copper
metal wiring
diffusion barrier
Prior art date
Application number
KR10-2000-0077708A
Other languages
English (en)
Other versions
KR20020048267A (ko
Inventor
표성규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0077708A priority Critical patent/KR100398038B1/ko
Publication of KR20020048267A publication Critical patent/KR20020048267A/ko
Application granted granted Critical
Publication of KR100398038B1 publication Critical patent/KR100398038B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 화학적 강화 화학기상증착(Chemically Enhanced Chemical Vapor Deposition; CECVD) 방법으로 구리를 증착하여 금속 배선을 형성할 때 다마신 패턴 상부에 확산 장벽층을 형성하고 H2또는 NH3처리를 실시하고, 화학적 강화제(Chemial Enhancer) 처리를 실시한 후 H2또는 NH3플라즈마 처리를 실시함으로써 매우 균일한 초매립 특성을 구현할 수 있어 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 제시된다.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 화학적 강화 화학기상증착(Chemically Enhanced Chemical Vapor Deposition; CECVD) 방법으로 구리를 증착하여 금속 배선을 형성할 때 다마신 패턴 상부에 확산 장벽층을형성한 후 H2또는 NH3처리를 실시하고 화학적 강화제(Chemial Enhancer) 처리를 실시한 후 H2또는 NH3플라즈마 처리를 실시함으로써 매우 균일한 초매립 특성을 구현할 수 있어 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
차세대 반도체 소자의 급격한 고성능화 추세에 따라 콘택의 크기가 감소되고, 단차(aspect ratio)가 급격히 증가되고 있다. 이에 따라 금속 배선을 형성할 때 우수한 콘택 매립 특성 및 단차 피복성(step coverage)이 요구된다.
반도체 소자의 금속 배선 재료로는 알루미늄 또는 텅스텐을 사용하고 있다. 알루미늄은 비저항이 2.7∼3.0μΩ㎝이고, 텅스텐은 비저항이 10∼12μΩ㎝로서, 알루미늄은 비저항이 텅스텐에 비해 약 1/4이므로 배선 저항을 낮추어 소자의 신호 전달 속도를 증가시킬 수 있다. 알루미늄막을 형성하기 위해서 PVD 방법의 하나인 스퍼터링을 이용하였다. 그러나, 소자의 집적도가 증가함에 따라 금속 배선과 연결되어야 할 하지층과의 높이는 증대되고, 콘택의 크기는 감소되어 단차 피복성이 급격히 증가하기 때문에 PVD 방법을 이용한 알루미늄막의 형성은 한계에 다달았다.
이에 대한 대안으로 최근에는 CVD 방법으로 구리를 증착하는 방법에 대한 많은 연구가 진행되고 있다. 현재까지 구리의 형성 방법으로는 확산 방지막으로 PVD 방법을 이용하여 Ta막 또는 TaN막을 증착한 후 전기 도금법으로 구리를 증착하는 방법이 상용화되고 있다. 그런데, 초미세 구조의 콘택 크기에서는 전기 도금법을이용한 구리 증착이 한계에 부딪히리라 생각되기 때문에 CVD 방법을 이용한 구리 증착 방법에 대한 연구가 진행되고 있다. 그러나, 이러한 CVD 방법에 의한 구리 증착 방법 또한 낮은 증착 속도 및 높은 비용으로 인하여 사용에 제약을 받고 있는 실정이다. 즉, 확산 방지막 상부에 MOCVD 방법으로 형성하는 구리막은 핵생성되어 막으로 성장할 때까지 시간을 필요로 하는데, 이때 우선적으로 핵생성된 구리 핵은 매우 빠른 속도로 성장하게 되어 커다란 결정립으로 형성된다. 콘택 입구 및 측벽에서 우선적으로 성장하는 구리 결정립은 구리막이 채워지기 전에 콘택 입구를 막게 되어 공공을 형성시킴으로써 전기적 통전 및 소자의 신뢰성에 문제를 야기시킨다. 뿐만 아니라 표면 거칠기도 매우 향상시켜야 하는 문제점도 있다.
최근에 이르러서는 요오드(I) 등의 촉매를 이용한 유기 금속 화학기상증착 (Metal Orgaric Chemical Vapor Deposition; 이하, 'MOCVD'라 함)법을 이용하여 구리 박막을 증착하는 방법에 대한 연구가 진행되고 있는데, 이와 같이 촉매를 이용한 MOCVD법을 화학적 강화 화학기상증착(Chemically Enhanced Chemical Vapor Deposition; 이하, 'CECVD'라 함)법이라 한다. 그런데 요오드 등의 촉매 즉, 화학적 강화제(Chemical Enhanced)는 확산 장벽층의 표면 성질에 크게 의존하기 때문에, 화학적 강화제를 시드(seed)의 증착 없이 확산 장벽층 상에 직접 증착하게 되면, 화학적 강화제의 흡착 특성이 저하하게 된다. 즉, 확산 장벽층이 화학적 강화제가 충분히 안정하게 증착될 수 있는 사이트를 제공하지 못하는 비정질층이나 치밀한 박막일 경우에는 화학적 강화제가 확산 장벽층에 거의 흡착되지 못하여, 화학적 강화 효과가 거의 나타나지 않고, 이에 따라 구리 금속 배선의 매립 특성이 저하되는 문제점이 있다.
본 발명의 목적은 CECVD법을 이용하여 구리 금속 배선을 형성하는 경우 확산 장벽층을 형성한 후 H2또는 NH3처리를 실시하고 화학적 강화제 처리를 실시한 후 H2또는 NH3플라즈마 처리를 실시함으로써 구리의 매립 특성을 향상시킬 수 있는 반도체 소자의 구리 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명에서는 MOCVD 방법으로 구리막을 형성할 때 2차의 H2또는 NH3플라즈마 처리를 실시한다. 즉, 트렌치 및 콘택으로 이루어진 다마신 패턴의 상부에 확산 장벽층을 형성하고, 구리 시드층을 형성한 후 H2또는 NH3처리를 실시한다. 이에 의해 구리 시드층의 CuOx를 제거함으로써 구리 시드층의 산화 문제로 인하여 후속 공정에서 발생되는 문제를 해결할 수 있다. 또한, H2또는 NH3처리는 구리 또는 장벽 계면(barrier interface)에 손상을 주지 않으며, 구리 계면의 불순물을 효과적으로 제거한다. NH3처리를 실시함으로써 구리에 존재하는 CuOx를 줄이는 과정을 [화학식 1]에 나타내었다. 이러한 H2또는 NH3처리는 최종 구리막이 결정을 향상시키는 등의 물성을 개선할 수 있다.
3CuO + 2NH3→3Cu + N2+ 3H2O
H2또는 NH3처리를 실시한 후 화학적 강화제 처리를 실시하고, H2또는 NH3플라즈마 처리를 실시한다. H2또는 NH3플라즈마 처리에 의하여 다마신 패턴의 상부면 및 트렌치의 상부의 화학적 강화제가 제거되는 동시에 그 부분에 20Å 이하의 매우 얇은 질화막을 형성한다. 이러한 효과는 CEM, DLI등의 LDS가 장착된 MOCVD 방법으로 다양한 형태의 구리 전구체(precursor)를 이용하여 증착하는 CECVD 방법에 의해 구리를 증착할 핵생성을 방해하여 잠복 시간을 늘려주는 역할을 하게 된다. 즉, H2또는 NH3플라즈마 처리는 구리의 증착을 방해하는 역할을 하는데, 그 영향이 콘택의 기저부 가까이에는 미치지 못하게 하여 구리가 콘택 내부의 바닥으로부터 성장되도록 유도한다. 이에 의해 콘택 입구의 막힘 현상을 방지하여 콘택을 공동(void)없이 매립시킨다. 따라서, MOCVD 방법에 의한 구리의 증착은 화학적 강화제의 효과와 더불어 트렌치 및 콘택의 기저부에서 먼저 시작되어 매립되면서 표면까지 증착되게 된다. 이러한 메커니즘에 의하여 트렌치 및 콘택을 구리로 완벽하게 매립할 수 있게 된다.
도 1(a) 내지 1(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 층간 절연막
13 : 확산 장벽층 14 : 구리막
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 하부 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하고 상기 층간 절연막에 다마신 패턴을 형성한 후 세정 공정을 실시하는 단계와, 전체 구조 상부에 확산 장벽층을 형성하는 단계와, 상기 확산 장벽층이 형성된 전체 구조상에 H2또는 NH3처리를 실시하는 단계와, 상기 H2또는 NH3처리를 실시한 후 화학적 강화제 처리를 실시하는 단계와, 상기 화학적 강화제 처리를 실시한 후 H2또는 NH3플라즈마 처리를 실시하는 단계와, 상기 다마신 패턴이 매립되도록 전체 구조 상부에 구리막을 형성하는 단계와, 상기 층간 절연막이 노출되도록 구리막을 연마하여 상기 다마신 패턴 내에만 구리 금속 배선이 잔류되도록 하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 1(e)는 본 발명에 따른 반도체 소자의 구리 금속 배선 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판(11) 상부에 층간 절연막(12)을 형성한다. 그리고, 싱글 다마신(Single damascene) 또는 듀얼 다마신(Dual damascene) 공정으로 층간 절연막(12)을 패터닝하여 콘택(A) 및 트렌치(B)로 이루어진 다마신 패턴을 형성하고, 세정 공정을 실시한다. 여기서, 층간 절연막(12)은 저유전율을 갖는 절연 물질을 증착하여 형성한다. 그리고, 세정 공정은 하부층이 텅스텐, 알루미늄등의 경우에는 RF 플라즈마를 이용하여 실시하고, 하부층이 구리의 경우에는 반응성(reactive) 세정 방법을 적용하여 실시한다.
도 1(b)를 참조하면, 다마신 패턴이 형성된 층간 절연막(12) 상에 확산 장벽층(13)을 형성한 후 H2또는 NH3처리를 실시한다. 여기서, 확산 장벽층(13)은 티타늄 나이트라이드(TiN)를 이온화 PVD, CVD 및 MOCVD법 중 어느 하나의 방법으로 증착하여 형성하거나, 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)를 이온화 PVD법 또는 CVD법으로 증착하여 형성하거나, 텅스텐 나이트라이드(WN)를 CVD법으로 증착하여 형성하거나, 티타늄 알루미늄 나이트라이드(TiAlN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드 (TaSiN) 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성한다. 이와 같이 확산 장벽층(13)을을 형성한 후 H2또는 NH3처리를 실시하는 이유는 확산 장벽층의 표면을 활성화(activation)시키기 위해서이다. 즉, 확산 장벽(13)층을 형성한 후 H2또는 NH3처리를 실시하면 확산 장벽층(13) 표면의 불순물을 제거하여 표면을 활성화시켜 이후 화학적 강화제가 더욱 용이하게 흡착되도록 하고, 확산 장벽층(13) 표면의 핵생성 사이트(site)를 균일하게 매우 급격하게 증가시켜 이후 화학적 강화제가 균일하게 흡착할 수 있는 자리를 급격히 증가시키며, 또한 확산 장벽(13)층 표면을 더욱 조밀하게 하여 확산 장벽층(13)의 성능을 개선시키게 된다. 한편, 확산 장벽층(13)을 형성한 후 시드층(도시안됨)을 형성할 수도 있는데, 확산 장벽층(13) 상부에 시드층을 형성할 경우 H2또는 NH3처리는 시드층에 실시한다. 여기서, 시드층은 PVD 방법으로 구리(Cu)를 증착하여 형성하거나, 이온화(ionized) PVD 방법으로 구리(Cu), 알루미늄(Al), 티타늄(Ti), 텅스텐(W)등을 증착하여 형성한다. 시드층을 형성한 후 실시하는 H2또는 NH3처리에 의해 시드층상에 형성되는 CuOx를 제거할 수 있다.
도 1(c)를 참조하면, H2또는 NH3처리를 실시한 확산 장벽층(13)상에 화학적 강화제 처리를 실시한다. 화학적 강화제로는 요오드 함유 액체 화합물,Hhfac1/2H2O, Hhfac, TMVS 중 어느 하나를 이용하거나, 순수 요오드 가스, 요오드 함유 가스, 수증기 (Water vapor) 중 어느 하나를 이용하거나, F, Cl, Br, I, At 등 7족 원소의 액체 및 가스 상태 그리고 그 화합물의 액체 및 가스 상태 중 어느 하나를 이용한다. 이때, 화학적 강화제 처리 시간은 1초∼10분으로 하고, 처리 온도는 -20∼300℃로 한다.
도 1(d)를 참조하면, 화학적 강화제 처리를 실시한 후 H2또는 NH3플라즈마 처리를 실시한다. 이러한 H2플라즈마 처리에 의해 콘택의 상부 및 콘택 부분이 아닌 상부의 화학적 강화제가 제거되어 더욱 균일한 매립 특성을 조장하고, NH3플라즈마 처리에 의해 콘택의 상부 및 콘택 부분이 아닌 상부의 화학적 강화제가 제거되는 동시에 그 부분에 20Å 이하의 매우 얇은 질화막이 형성되어 더욱 균일한 매립 특성을 조장한다.
플라즈마 처리는 이중 주파수(dual frequency) 처리가 가능한데, 이때 0∼500W의 고주파와 0∼1000W의 저주파를 인가하여 -50∼400℃의 온도에서 1초∼10분동안 실시한다.
한편, 플라즈마 처리는 원격 플라즈마(remote plasma) 또는 플라즈마 식각(plasma etch) 방법으로 실시한다. 원격 플라즈마를 사용하는 경우에는 반응성 처리(reactive treatment)를 이용하며, 플라즈마 식각을 적용하는 경우에는 싱글 또는 듀얼 주파수 식각이 가능하다. 또한, 플라즈마 처리는 H2또는 NH3가스를 이용하여 실시하거나 이들이 혼합 가스를 이용하여 실시하며, 플라즈마 처리를 단일 스텝으로 실시하거나 1∼10회의 다단계로 처리한다.
그리고, H2가스를 이용하여 플라즈마 처리를 실시하는 경우 H2의 유량은 1.0∼1000sccm으로 하고, -50∼400℃의 온도에서 0.1∼10㎾의 전력을 인가하여 1초∼10분동안 실시하여 한다. 또한, NH3가스를 이용하여 플라즈마 처리를 실시하는 경우 NH3의 유량은 1.0∼1000sccm으로 하고, -50∼400℃의 온도에서 0.1∼10㎾의 전력을 인가하여 1초∼10분동안 실시한다.
한편, 단일 스텝을 이용하는 경우에는 단일 가스의 혼합 가스의 사용이 가능하며, 다단계 처리를 이용하는 경우에는 먼저 아르곤 단일 가스 또는 혼합 가스를 이용하여 처리한 후, 수소 가스를 이용하여 최종처리 하는 주기를 1∼10회 반복한다.
플라즈마 처리시 웨이퍼의 온도는 10∼350℃로 유지하고, 웨이퍼와 샤워 헤드의 간격은 5∼50㎜로 하며, 챔버 내의 압력은 0.3∼10Torr로 한다.
도 1(e)를 참조하면, 다마신 패턴이 매립되도록 전체 구조 상부에 구리막(14)을 형성한다. 그리고, 다마신 패턴 내에만 구리막(14)이 잔류되도록 화학적 기계적 연마(CMP) 공정을 실시하여 층간 절연막(13) 표면이 노출되도록 한다. 이후, 세정 공정을 실시한다.
여기서, 구리의 매립은 (hfac)CuVTMOS 계열, (hfac)CuDMB 계열, (hfac)CuTMVS 계열 등의 hfac를 이용한 모든 종류의 구리 전구체를 이용하여 실시하며, 다이렉트 리퀴드 인젝션(Direct Liquid Injection; DLI), 컨트롤 에바포레이션 믹서(Control Evaporation Mixer; CEM), 오리피스(Orifice), 스프레이 등의 리퀴드 딜리버리 시스템(Liquid Delivery System; LDS)이 장착된 모든 증착장비를 이용한 MOCVD법으로 증착한다.
상기의 공정중 확산 장벽층 증착, 화학적 강화제 처리, 플라즈마 처리 및 구리 증착 공정을 인시투로 실시하거나 익스시투로 실시한다. 또한, 구리 대신에 알루미늄, 텅스텐등을 사용할 수 있다. 한편, CECVD 방법으로 구리를 증착한 후 수소 환원 어닐링 후 CMP로 배선 공정을 완료하거나, CECVD 방법으로 구리를 1차 증착한 후 전기 도금법으로 2차 증착하고 수소 환원 어닐링 후 CMP로 배선 공정을 완료한다.
상술한 바와 같이 본 발명에 의하면 CECVD 방법으로 구리 금속 배선을 형성하는 경우, 확산 장벽층을 형성한 후 H2또는 NH3처리를 실시하고, 화학적 강화제를 처리를 실시한 후 H2또는 NH3플라즈마 처리를 실시함으로써 매우 균일한 초매립 특성을 구현할 수 있어 반도체 소자의 수율을 향상시킬 수 있다.

Claims (20)

  1. 소정의 하부 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하고 상기 층간 절연막에 다마신 패턴을 형성한 후 세정 공정을 실시하는 단계;
    전체 구조 상부에 확산 장벽층을 형성하는 단계;
    H2또는 NH3처리를 실시하여 상기 확산 장벽층의 표면을 활성화하는 단계;
    표면이 활성화된 상기 확산 장벽층 상에 화학적 강화제 처리를 실시하는 단계;
    H2또는 NH3플라즈마 처리를 실시하여 상기 다마신 패턴 내부에만 상기 화학적 강화제를 남기는 단계;
    상기 다마신 패턴이 매립되도록 전체 구조 상부에 구리막을 형성하는 단계; 및
    상기 층간 절연막이 노출되도록 구리막을 연마하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 세정 공정은 하지층이 텅스텐, 알루미늄 등의 금속층인 경우에는 RF 플라즈마를 이용하여 실시하고, 하지층이 구리인 경우에는 반응성 세정 방법을 적용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 상기 확산 장벽층은 티타늄 나이트라이드를 이온화 PVD, CVD 및 MOCVD법 중 어느 하나의 방법으로 증착하여 형성하거나, 탄탈륨 또는 탄탈륨 나이트라이드를 이온화 PVD법 또는 CVD법으로 증착하여 형성하거나, 텅스텐 나이트라이드를 CVD법으로 증착하여 형성하거나, 티타늄 알루미늄 나이트라이드, 티타늄 실리콘 나이트라이드, 탄탈륨 실리콘 나이트라이드 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 확산 장벽층을 형성한 후 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 4 항에 있어서, 상기 시드층은 PVD 방법으로 구리를 증착하여 형성하거나, 이온화 PVD 방법으로 구리, 알루미늄, 티타늄, 텅스텐중 어느 하나를 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항 또는 제 4 항에 있어서, 상기 확산 장벽층 상부에 상기 시드층을 형성할 경우 상기 H2또는 NH3처리는 상기 시드층을 형성한 후 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서, 상기 화학적 강화제로는 요오드 함유 액체 화합물, Hhfac1/2H2O, Hhfac, TMVS 중 어느 하나를 이용하거나, 순수 요오드, 요오드 함유 가스, 워터 배이퍼 중 어느 하나를 이용하거나, F, Cl, Br, I, At 등 7족 원소의 액체 및 가스 상태 그리고 그 화합물의 액체 및 가스 상태 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서, 상기 화학적 강화제 처리는 1초 내지 10분 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1 항에 있어서, 상기 화학적 강화제 처리는 -20 내지 300℃의 온도 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제 1 항에 있어서, 상기 H2또는 NH3플라즈마 처리는 이중 주파수 처리로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제 10 항에 있어서, 상기 이중 주파수 처리는 0 내지 500W의 고주파와 0 내지 1000W의 저주파를 사용하여 -50 내지 400℃의 온도에서 1초 내지 10분동안 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  12. 제 1 항에 있어서, 상기 H2또는 NH3플라즈마 처리는 원격 플라즈마 또는 플라즈마 식각 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  13. 제 1 항에 있어서, 상기 H2또는 NH3플라즈마 처리는 단일 스텝으로 실시하거나 1 내지 10회의 다단계로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  14. 제 1 항에 있어서, 상기 H2플라즈마 처리는 1 내지 1000sccm의 H2가스를 유입시켜 -50 내지 400℃의 온도에서 0.1 내지 10㎾의 전력을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  15. 제 1 항에 있어서, 상기 NH3플라즈마 처리는 1 내지 1000sccm의 NH3가스를 유입시켜 -50 내지 400℃의 온도에서 0.1 내지 10㎾의 전력을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  16. 제 1 항 또는 제 13 항에 있어서, 상기 플라즈마 처리는 단일 스텝을 이용하는 경우에는 단일 가스 및 혼합 가스를 이용하여 실시하며, 다단계로 실시하는 경우에는 아르곤 단일 가스 또는 혼합 가스를 이용하여 처리한 후, 수소 가스를 이용하여 최종처리 하는 주기를 1 내지 10회 반복 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  17. 제 1 항에 있어서, 상기 플라즈마 처리시 웨이퍼의 온도는 10 내지 350℃로유지하고, 웨이퍼와 샤워 헤드의 간격은 5 내지 50㎜로 하며, 챔버 내의 압력은 0.3 내지 10Torr로 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  18. 제 1 항에 있어서, 상기 구리는 (hfac)CuVTMOS 계열, (hfac)CuDMB 계열, (hfac)CuTMVS 계열 등의 hfac를 이용한 모든 종류의 구리 전구체를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  19. 제 1 항에 있어서, 상기 구리는 다이렉트 리퀴드 인젝션, 컨트롤 에바포레이션 믹서, 오리피스, 스프래이 등의 리퀴드 딜리버리 시스템이 장착된 모든 증착장비를 이용한 MOCVD법으로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  20. 제 1 항에 있어서, 상기 확산 장벽층 증착, 화학적 강화제 처리, H2또는 NH3플라즈마 처리 및 구리막 증착 공정은 인시투 또는 익스시투에 의해 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR10-2000-0077708A 2000-12-18 2000-12-18 반도체 소자의 금속 배선 형성 방법 KR100398038B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0077708A KR100398038B1 (ko) 2000-12-18 2000-12-18 반도체 소자의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0077708A KR100398038B1 (ko) 2000-12-18 2000-12-18 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20020048267A KR20020048267A (ko) 2002-06-22
KR100398038B1 true KR100398038B1 (ko) 2003-09-19

Family

ID=27682726

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0077708A KR100398038B1 (ko) 2000-12-18 2000-12-18 반도체 소자의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100398038B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100420598B1 (ko) * 2001-11-28 2004-03-02 동부전자 주식회사 알루미늄을 이용한 구리 확산 방지 막 형성방법
US7387962B2 (en) * 2005-10-17 2008-06-17 Samsung Electronics Co., Ltd Physical vapor deposition methods for forming hydrogen-stuffed trench liners for copper-based metallization
KR100850075B1 (ko) * 2006-12-21 2008-08-04 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
KR102168443B1 (ko) * 2016-01-27 2020-10-21 주식회사 원익아이피에스 반도체 소자의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697111A (ja) * 1992-09-11 1994-04-08 Sony Corp バリアメタルの形成方法
JPH1116918A (ja) * 1997-06-25 1999-01-22 Nec Corp 銅配線構造およびその製造方法
JPH11204523A (ja) * 1998-01-07 1999-07-30 Toshiba Corp 半導体装置の製造方法
JP2000252285A (ja) * 1999-03-01 2000-09-14 Nec Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697111A (ja) * 1992-09-11 1994-04-08 Sony Corp バリアメタルの形成方法
JPH1116918A (ja) * 1997-06-25 1999-01-22 Nec Corp 銅配線構造およびその製造方法
JPH11204523A (ja) * 1998-01-07 1999-07-30 Toshiba Corp 半導体装置の製造方法
JP2000252285A (ja) * 1999-03-01 2000-09-14 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20020048267A (ko) 2002-06-22

Similar Documents

Publication Publication Date Title
KR100407678B1 (ko) 반도체 소자의 구리 금속배선 형성 방법
US7135403B2 (en) Method for forming metal interconnection line in semiconductor device
US6271136B1 (en) Multi-step plasma process for forming TiSiN barrier
US7102235B2 (en) Conformal lining layers for damascene metallization
EP1206799A1 (en) Method for bottomless deposition of barrier layers in integrated circuit metallization schemes
JP2004513502A (ja) 金属相互接続の成形方法
KR100407680B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100383759B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법
JP4790163B2 (ja) 半導体素子の金属配線形成方法
KR100403454B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6468907B2 (en) Method of manufacturing a copper wiring in a semiconductor device
KR100398038B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100743770B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법
KR100671610B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2002057125A (ja) 金属配線形成方法
KR100612543B1 (ko) 반도체 소자의 구리 금속배선 형성 방법
US20070007654A1 (en) Metal line of semiconductor device and method for forming thereof
KR100612548B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100612542B1 (ko) 반도체 소자의 구리배선 형성방법
KR100578213B1 (ko) 비정질 3상 확산장벽층을 이용한 반도체장치의 제조 방법
KR20090113621A (ko) 증착 및 식각을 통한 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee