KR100599434B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 금속 플러그 적용시 공정을 단순화하면서 높은 단차의 미세 콘택홀을 완전히 매립하여 배선 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
본 발명은 반도체 기판 상에 기판의 일부를 노출시키는 콘택홀을 구비한 층간절연막을 형성하는 단계; 콘택홀 저부 및 상부 표면에 장벽금속막을 형성하는 단계; 콘택홀을 포함하는 기판 표면에 SiHx막의 비정질 시드층을 형성하는 단계; 콘택홀 상부의 시드층을 금속증착 방지막으로 변형시키는 단계; 시드층을 이용하여 선택적 증착에 의해 콘택홀 저부 및 측부에 밀착층을 형성하는 단계; 및 콘택홀 내부에 선택적 증착에 의해 금속 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법에 의해 달성될 수 있다.
플러그, 다마신, 텅스텐, 알루미늄, 구리, 선택적 증착

Description

반도체 소자의 금속배선 형성방법{METHOD OF FORMING METAL INTERCONNECTION LINE FOR SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따라 금속 플러그를 적용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따라 이중 다마신 공정을 적용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명의 제 3 실시예에 따라 단일 다마신 공정을 적용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10, 30. 40 : 반도체 기판 11, 31, 41 : 게이트 적층구조
12, 33, 35, 42, 46 : 층간절연막 13 : Ti/TiN막
14, 36, 47 : 비정질 SiHx층 15, 37, 43, 48 : 금속증착 방지막
16 : 밀착층 17, 45 : 금속 플러그
18, 38, 44, 49 : 장벽금속막 19 : 알루미늄막
20 : 반사방지막 32, 34 : 식각정지막
39, 50 : 금속배선
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 선택적 증착을 적용한 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 고속화 및 고집적화에 따라 높은 어스펙트비(aspect ratio)의 콘택홀 또는 비아홀 매립을 위하여 텅스텐과 같은 금속을 적용하여 플러그를 형성하고 있다.
이러한 텅스텐 플러그는 통상적으로 반도체 기판 또는 도전막 패턴 등의 하부 도전층을 노출시키는 콘택홀이 구비된 층간절연막 상에 스텝 커버리지(step coverage) 특성이 우수한 화학기상증착(Chemical Vapor Deposition; CVD)에 의한 전면(blanket) 텅스텐 증착에 의해 콘택홀을 매립하고, 콘택홀 내부에만 텅스텐막이 남도록 화학기계연마(Chemical Mechanical Polishing; CMP)로 층간절연막 상의 텅스텐막을 제거한 후, 금속 잔류물 제거를 위해 습식세정을 수행하는 방법으로 형성한다. 또한, 텅스텐막과 층간절연막과의 접착력 확보 및 텅스텐막과 하부 도전층 사이의 콘택 저항 감소를 위하여 텅스텐막 증착 전에 티타늄(Ti)막과 티타늄나이트라이드(TiN)막 등의 밀착층을 더 형성한다.
그러나, 상술한 방법은 밀착층 증착, 텅스텐막 증착, CMP 및 습식세정 등의 다단계 공정을 수행해야 하므로 제조비용이 높고 공정시간이 길뿐만 아니라, 습식 세정 후에도 금속 잔류물 등이 계속 잔류하게 되어 후속 배선 형성 시 브리지 등의 소자 불량을 일으켜 신뢰성 및 수율을 크게 저하시키는 문제가 있다.
이러한 문제를 해결하기 위하여 제시된 것이 선택적 텅스텐 증착에 의한 텅스텐 플러그 형성 방법인데, 이 방법은 콘택홀 저부에 노출된 하부 도전층과 콘택홀 측벽의 층간절연막에서의 증착특성 차이를 이용하여 콘택홀 내부에만 선택적으로 텅스텐막을 성장시키기 때문에 밀착층 형성, CMP 및 습식세정 등의 공정을 수행할 필요가 없어 공정이 단순할 뿐만 아니라 금속잔류물 등이 발생되지 않아 브리지 등의 소자 불량을 일으키지 않는다. 그러나, 이 방법에서도 콘택홀의 깊이가 서로 다른 경우 낮은 깊이의 콘택홀 상부로 텅스텐 플러그가 돌출되는 현상이 발생하기 때문에, 돌출된 텅스텐 플러그 제거를 위해 CMP 및 습식세정을 수행하여야 한다. 또한, 텅스텐 성장 시 반도체 기판으로 텅스텐 확산이 발생하여 웜홀(wormhole)이 형성되어 누설전류를 발생시켜 소자불량을 유발할 뿐만 아니라, 텅스텐 플러그와 콘택홀 측벽 사이의 갭(gap) 발생으로 인한 매립 불량에 의해 배선의 신뢰성 저하를 유발하게 된다.
한편, 특허출원번호 1997-40236호에서는 콘택홀 및 층간절연막 상에 스퍼터링(sputtering)에 의해 저저항금속막(Ti막) 및 장벽금속막(TiN막)을 형성하고, 알루미늄(Al)막 증착 및 산화공정에 의해 층간절연막 표면에만 금속증착 방지막을 형성한 후, 장벽금속막이 형성된 콘택홀에만 금속 플러그를 선택적으로 형성함으로써, 깊은 깊이의 콘택홀을 완전히 매립하면서 낮은 깊이의 콘택홀 상부로 금속 플러그가 돌출하는 것을 방지하는 방법을 제시하고 있다.
그러나, 콘택홀의 깊이 차가 증가하고 직경이 급격히 감소함에 따라 콘택홀 측벽에서 장벽금속막의 스텝 커버리지 특성이 크게 감소하면서, 금속증착 방지막 형성에도 불구하고 낮은 깊이의 콘택홀 상부로 금속 플러그 돌출이 발생할 뿐만 아니라 금속 플러그 형성시간이 길어지게 된다.
또한, 이를 개선하기 위하여, 스퍼터링 대신 CVD에 의해 장벽금속막을 증착하는 경우, 예컨대 소오스 개스로서 TiCl4와 같은 무기화합물을 사용하게 되면, 600℃ 이상의 고온증착이 이루어지기 때문에 장벽금속막과 기판과의 과도 반응으로 인해 누설전류가 증가하고, 염소와 같은 부식성 원소의 잔류로 인해 금속 플러그 및 배선 등의 부식이 야기되어 배선 불량을 유발하게 된다. 반면, 금속유기물을 사용하게 되면, 저온 증착은 가능하지만 막내에 잔류하는 탄소 불순물에 의해 장벽금속막의 비저항이 증가하고 깊은 깊이의 콘택홀에서는 스텝 커버리지 특성이 열악해지게 된다.
또한, 배선 및 플러그 물질로서 구리(Cu)를 사용하는 경우에는, 구리의 높은 확산성 때문에 장벽금속막의 증착 두께를 증가시켜야 하고, TiN막 대신 비저항은 높지만 장벽 특성이 우수한 탄탈륨나이트라이드(TaN)막을 적용하여야 하므로 배선 저항 특성은 더욱 더 열악해지며, 이러한 배선 저항 특성은 단일 다마신(single damasecne) 공정에 의한 구리 배선에서보다 이중 다마신(dual damascene) 공정에 의한 구리 배선에서 더욱더 열악하게 나타난다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 금속 플러그 적용시 공정을 단순화하면서 높은 단차의 미세 콘택홀을 완전히 매립하여 배선 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 다마신 공정 적용시 배선 저항 특성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는 것이다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 기판의 일부를 노출시키는 콘택홀을 구비한 층간절연막을 형성하는 단계와, 콘택홀 저부 및 상부 표면에 장벽금속막을 형성하는 단계와, 상기 콘택홀을 포함하는 기판 표면에 비정질 시드층을 형성하는 단계와, 상기 콘택홀 상부의 시드층을 금속증착 방지막으로 변형시키는 단계와, 상기 시드층을 시드로 상기 시드층과의 환원반응을 이용한 선택적 증착을 통해 상기 금속증착 방지막이 형성되지 않는 상기 콘택홀 저부 및 측부에 밀착층을 형성하는 단계와, 상기 밀착층과 동일한 물질을 이용한 선택적 증착공정 을 통해 상기 콘택홀 내부에 금속 플러그를 형성하는 단계포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
또한, 상기의 본 발명의 다른 목적은 반도체 기판 상에 기판의 일부를 노출시키는 배선 형상의 콘택홀을 구비한 층간절연막을 형성하는 단계; 콘택홀 저부 및 상부 표면에 제 1 장벽금속막을 형성하는 단계; 콘택홀을 포함하는 기판 표면에 SiHx막의 비정질 시드층을 형성하는 단계; 콘택홀 상부의 시드층을 금속증착 방지막으로 변형시키는 단계; 시드층을 이용하여 콘택홀 저부 및 측부에 제 2 장벽금속막을 형성하는 단계; 및 콘택홀 내부에 선택적 증착에 의해 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법에 의해 달성될 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따라 금속 플러그를 적용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 게이트(11A), 하드마스크(11B) 및 스페이서(11C)로 이루어진 게이트 적층구조(11)가 형성된 반도체 기판(10) 상에 층간절연막(12)을 형성하고, 건식식각에 의해 층간절연막(12)을 식각하여 기판(10)의 일부 및 게이트 적층구조(11)의 일부를 노출시키는 깊이가 다른 콘택홀을 각각 형성한 후, 습식식각에 의해 콘택홀 내부의 자연산화막 및 불순물 등을 제거한다. 여기서, 습식식각은 H2SO4 용액과 200 : 1의 HF 용액을 이용하여 수행한다. 그 다음, IMP(Ionized Metal Plasma), LTS(Long Through Sputtering) 또는 시준기(Collimator)와 같이 콘택홀 측벽에서의 스텝 커버리지 특성이 열악한 물리기상증착(Physical Vapor Deposition; PVD)에 의해, 콘택홀 저부 및 상부 표면에 저저항 및 장벽금속막으로서 Ti/TiN막(13)을 형성한다. 그 후, 콘택홀을 포함하는 기판 표면에 SiH4 개스 처리에 의해 스텝 커버리지 특성이 우수한 비정질 SiHx(x ≤4)층(14)을 시드(seed)층으로서 형성하며, 바람직하게는 400 내지 500℃로 진공 중에서 기판을 가열한 상태에서 SiH4 개스를 10Torr 이하의 저압 분위기로 일정시간 유지하면서 표면 반응 구간에서 형성한다. 이때, SiHx층(14)의 두께가 노출시간에 따라 증가하므로 이후 콘택홀 내에만 선택적으로 증착될 밀착층의 두께를 고려하여 10㎚ 이하의 두께로 형성하는데, 이는 하부에 존재하는 실리콘 소오스가 실리콘 환원반응에 의해 증착되는 텅스텐막 두께의 1.2 내지 1.3배 정도 소모되기 때문이다.
도 1b에 도시된 바와 같이, 콘택홀 상부의 SiHx층(14)을 바이어스 인가없이 NH3 또는 O2 플라즈마 처리하여 실리콘질화막 또는 실리콘산화막 등의 금속증착 방지막(15)을 형성한다. 바람직하게, NH3 또는 O2 플라즈마 처리는 대기 노출 없이 익스-시튜(ex-situ)로 400℃의 온도, 30W의 전력 및 50mTorr의 압력 하에서 수 분 이하 동안 수행한다. 이때, 플라즈마 처리를 익스-시튜로 수행하는 이유는 반응실 내에 잔류할 수 있는 SiH4 개스와 산소(또는 암모니아) 플라즈마와의 반응을 억제하여 불량을 방지하기 위함으로, 금속증착 방지막(15)의 형성 전에 불활성 기체를 이용하여 잔류 SiH4 개스를 제거하면 인-시튜(in-situ)로 형성하는 것도 가능하다.
도 1c에 도시된 바와 같이, 콘택홀 저부 및 측부에 SiHx층(14)을 시드로 하여 하기의 식(1)과 같은 실리콘 환원반응을 이용하여 300℃ 이하의 온도 및 1Torr 이하의 압력 하에서 약 10㎚ 이하의 텅스텐 박막을 증착하여 밀착층(16)을 형성한 다.
2WF6(g) ＋ 3Si(s) →2W(s) ＋ 3SiF4(g) ‥‥‥‥‥‥‥‥‥ 식 (1)
이때, 증착온도를 290℃ 이상으로 조절하면 165㎚/분 이상으로 증착속도가 급격하게 증가하여 텅스텐 박막의 밀도가 감소되고, 콘택홀 직경에 따른 정확한 박막 두께 조절이 어려워지고, 450℃ 이상으로 조절하면 하기의 식(2)와 같은 실리사이드 반응에 의해 텅스텐 실리사이드가 형성되어 500 μΩ-㎝ 정도로 비저항이 급격히 증가된다.
2WF6(g) ＋ 7Si(s) →2WSi2(s) ＋ 3SiF4(g) ‥‥‥‥‥‥‥‥‥ 식 (2)
또한, 압력을 1Torr 보다 높게 증가시키면 자기제한(self-limiting)되는 텅스텐 박막의 두께가 60㎚ 이상으로 증가하므로, 증착온도 및 압력에 따른 텅스텐 박막의 증착속도 변화를 평가하여 최적의 공정 조건을 산출하는 것이 바람직하다.
그 후, 밀착층(16) 표면에 흡착되어 있는 미반응 WF6, SiF4 및 SiHF3 형태의 반응생성 불순물을 Ar 또는 H2 개스를 이용하여 필요에 따라 선택적으로 제거한다.
도 1d에 도시된 바와 같이, 밀착층(16; 도 1c 참조) 상에 SiH4/WF6 개스를 이용하여 하기의 식 (3)과 같은 실리콘 환원반응에 의해 인-시튜로 선택적으로 텅스텐막을 증착하여 콘택홀 내부에만 금속 플러그(17)를 형성한다.
WF6(g) ＋ 2SiH4(s) →W(s) ＋ 2SiHF3(g) ＋ H2(g) ‥‥‥‥‥‥ 식 (3)
바람직하게, 증착은 텅스텐막의 선택성을 극대화하도록 200 내지 300℃ 및 1mTorr 내지 1Torr의 낮은 증착온도 및 압력에서 0.2 내지 3.0의 SiH4/WF6 유량비로 수행한다.
그 후, 대기 노출없이 익스-시튜로 400 내지 600℃의 온도에서 필요에 따라 선택적으로 진공열처리를 수행하여 플러그(17)의 비저항을 낮춤으로써, 이후 단위면적당 밀도가 높은 전류가 금속배선을 통해 플러그에 인가할 경우 발생할 수 있는 전류 스파이킹(spiking)을 억제한다.
도 1e에 도시된 바와 같이, Ar 플라즈마를 이용하여 금속증착 방지막(15)과 플러그(17) 표면에 발생된 자연산화막을 제거한 후, 콘택홀 상부 및 Ti/TiN막(13) 표면에 Ti/TiN막, Ti/WN막, Ta막 또는 Ta/TaN/Ta막으로 장벽금속막(18)을 증착한다.
도 1f에 도시된 바와 같이, 장벽금속막(18) 상부에 금속배선 물질로서 알루미늄막(19)을 증착하고, 그 상부에 TiN막과 같은 반사방지막(20)을 증착한 후, 도시되지는 않았지만 포토리소그라피 및 식각공정에 의해 반사방지막(20)과 알루미늄막(19)을 패터닝하여 금속배선을 형성한다.
상기 실시예에 의하면, 시드로서 비정질 SiHx막을 사용하고 콘택홀 상부에 금속증착 방지막을 형성함에 따라, CMP 및 세정공정을 수행하는 것 없이, 선택적 증착에 의해 비교적 높은 단차를 가지는 콘택홀을 텅스텐막으로 완전히 매립하여 금속 플러그를 형성할 수 있으므로, 공정 단순화가 가능하고 우수한 배선 신뢰성을 얻을 수 있게 된다.
한편, 상기 실시예에서는 텅스텐막을 이용하여 플러그를 형성하였지만, 배선과 동일 물질인 알루미늄막으로 플러그를 형성할 수도 있는데, 이 경우에는 텅스텐박막의 밀착층(16)이 형성된 상태(도 1c 참조)에서 밀착층(16)을 알루미늄막에 대한 장벽금속막으로 바로 사용하거나, 대기 노출없이 400 내지 500℃의 온도에서 밀착층(16)을 가열하고 리모트(remote) NH3 또는 N2 플라즈마 처리하여 WxN(x ≤2)막으로 변환시켜 장벽금속막으로 사용하고, 소오스 물질로서 DMAH(DiMethylAluminum Hydride)를 이용하여 250 내지 400℃의 온도 및 10 Torr 이하의 압력 하에서 선택적 증착에 의해 형성한다. 즉, 소오스 물질인 DMAH는 하부막으로부터 전자를 공급받아야 분해되어 증착이 개시되는 물질로서 하부막인 장벽금속막의 의존성을 이용하면 콘택홀 내에만 선택적으로 알루미늄 플러그를 형성하는 것이 가능하다.
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따라 이중 다마신 공정을 적용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 게이트(31A), 하드마스크(31B) 및 스페이서(31C)로 이루어진 게이트 적층구조(31)가 형성된 반도체 기판(30) 상에 제 1 식각정지막(32), 제 1 층간절연막(33), 제 2 식각정지막(34) 및 저유전율의 제 2 층간절연막(35)을 순차적으로 증착한 후, 공지된 이중 다마신 공정에 의해 플러그를 포함하는 배선 형상으로 기판(30)의 일부 및 게이트 적층구조(31)의 일부를 노출시키는 깊이가 다른 콘택홀을 각각 형성한다. 그 후, PVD에 의해 콘택홀 저부 및 상부 표면에 Ti막 또는 Ta막의 제 1 장벽금속막(미도시)을 형성하고, 상기 제 1 실시예와 마찬가지로 콘택홀을 포함하는 기판 표면에, SiH4 개스 처리에 의해 시드층으로서 비정질 SiHx(x ≤4)층(36)을 형성한 다음, 콘택홀 상부의 SiHx층(36)을 바이어스 인가없이 NH3 또는 O2 플라즈마 처리하여 실리콘질화막 또는 실리콘산화막으로 이루어진 금속증착 방지막(37)을 형성한다.
도 2b에 도시된 바와 같이, 콘택홀 저부 및 측부에 SiHx층(36)을 시드로하여 실리콘 환원반응에 의해 텅스텐 박막을 증착한 후 리모트 NH3 플라즈마 처리하여 WNx막의 제 2 장벽금속막(38)을 형성한다.
도 2c에 도시된 바와 같이, 제 2 장벽금속막(38)이 형성된 기판을 150 내지 350℃ 정도로 가열한 상태에서 CupraSelect[Cu(hfac)TMVS/Ar] 또는 Al : DMAH/H2 개스를 이용하여 구리막 또는 알루미늄막을 선택적으로 증착하여 콘택홀 내부에 금속배선(39)을 형성한다. 이때, 구리막의 경우에는 힐락(hillock) 억제를 위하여 구리막 상부에 WF6/SiH4 개스를 이용하여 선택적 증착에 의해 약 10㎚의 두께로 텅스텐막이나 몰리브뎀(Mo)막을 더 형성할 수도 있다.
도 2d에 도시된 바와 같이, 금속증착 방지막(37)을 식각정지막으로 하여 CMP 또는 Cl2/NH3/SiCl4 개스를 이용한 건식식각에 의해 과도성장된 금속배선(39)을 제거하여 표면을 평탄화한 후 세정공정을 수행한다.
상기 실시예에 의하면, 이중 다마신 공정 적용시 장벽금속막을 제 1 장벽금속막과 제 2 장벽금속막의 이중막으로 적용하여 배선물질인 구리 확산에 대한 장벽 특성을 향상시킴으로써 배선 저항 특성을 향상시킬 수 있게 된다.
또한, 별도의 전기도금(electroplating)을 수행하는 것 없이 장벽금속막 상에서 콘택홀 내부에만 선택적으로 구리배선을 형성함으로써 공정을 단순화할 수 있게 된다.
이러한 방법은 단일 다마신 공정에도 적용할 수 있는데, 이러한 경우를 도 3a 내지 도 3c를 참조하여 설명한다.
도 3a 내지 도 3c는 본 발명의 제 3 실시예에 따라 단일 다마신 공정을 적용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 3a에 도시된 바와 같이, 게이트(41A), 하드마스크(41B) 및 스페이서(41C)로 이루어진 게이트 적층구조(41)가 형성된 반도체 기판(40) 상에 제 1 층간절연막(42)을 형성하고, 제 1 층간절연막(42)을 식각하여 기판(40)의 일부 및 게이트 적층구조(41)의 일부를 노출시키는 깊이가 다른 콘택홀을 각각 형성한다. 그 다음, PVD에 의해 콘택홀 저부 및 상부 표면에 제 1 장벽금속막(미도시)을 형성하고, 제 2 실시예와 동일한 방법에 의해 비정질 SiHx(x ≤4)층(미도시), 제 1 금속증착 방지막(43) 및 제 2 장벽금속막(44)을 순차적으로 형성한 후, 선택적 증착에 의해 콘택홀 내부에 구리막, 알루미늄막 또는 텅스텐막으로 금속 플러그(45)를 형성한다.
도 3b에 도시된 바와 같이, 기판 전면 상에 제 2 층간절연막(46)을 증착하고, 단일 다마신 공정에 의해 제 2 층간절연막(46)을 식각하여 플러그(45)를 노출시키는 배선 형태의 홀을 형성한다. 그 다음, 제 2 실시예와 동일한 방법에 의해 비정질 SiHx(x ≤4)층(47), 제 2 금속증착 방지막(48) 및 제 3 장벽금속막(49)을 순차적으로 형성하고, 선택적 증착에 의해 홀 내부에만 구리막 또는 알루미늄막의 금속배선을 형성한 후, 제 2 금속증착 방지막(48)을 식각정지막으로 하여 과도성장된 금속배선(50)을 제거하여 표면을 평탄화한 다음 세정공정을 수행한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 통상의 금속 플러그 및 다마신 공정을 적용한 금속배선 형성 시 공정을 단순화시킬 수 있을 뿐만 아니라 우수한 배선 신뢰성을 얻을 수 있다.

Claims (13)

  1. 반도체 기판 상에 기판의 일부를 노출시키는 콘택홀을 구비한 층간절연막을 형성하는 단계;
    콘택홀 저부 및 상부 표면에 장벽금속막을 형성하는 단계;
    상기 콘택홀을 포함하는 기판 표면에 비정질 시드층을 형성하는 단계;
    상기 콘택홀 상부의 시드층을 금속증착 방지막으로 변형시키는 단계;
    상기 시드층을 시드로 상기 시드층과의 환원반응을 이용한 선택적 증착을 통해 상기 금속증착 방지막이 형성되지 않는 상기 콘택홀 저부 및 측부에 밀착층을 형성하는 단계; 및
    상기 밀착층과 동일한 물질을 이용한 선택적 증착공정 을 통해 상기 콘택홀 내부에 금속 플러그를 형성하는 단계
    포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 시드층은 SiHx막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 2 항에 있어서,
    상기 SiHx막은 SiH4 개스 처리에 의해 10㎚ 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 금속증착 방지막은 NH3 또는 O2 플라즈마 처리에 의해 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 플러그는 텅스텐막으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 플러그는 알루미늄막으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 6 항에 있어서,
    상기 밀착층을 형성한 후 상기 금속 플러그를 형성하기 전에,
    상기 밀착층을 리모트 NH3 또는 N2 플라즈마 처리하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 반도체 기판 상에 기판의 일부를 노출시키는 배선 형상의 콘택홀을 구비한 층간절연막을 형성하는 단계;
    콘택홀 저부 및 상부 표면에 제 1 장벽금속막을 형성하는 단계;
    상기 콘택홀을 포함하는 기판 표면에 비정질 시드층을 형성하는 단계;
    상기 콘택홀 상부의 시드층을 금속증착 방지막으로 변형시키는 단계;
    상기 시드층을 이용하여 상기 콘택홀 저부 및 측부에 제 2 장벽금속막을 형성하는 단계; 및
    상기 콘택홀 내부에 선택적 증착에 의해 배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  9. 제 8 항에 있어서,
    상기 시드층은 SiHx막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방 법.
  10. 제 9 항에 있어서,
    상기 SiHx막은 SiH4 개스 처리에 의해 10㎚ 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 8 항에 있어서,
    상기 금속증착 방지막은 NH3 또는 O2 플라즈마 처리에 의해 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 8 항에 있어서,
    상기 제 2 장벽금속막의 형성은 상기 시드층을 이용하여 상기 콘택홀 저부 및 측부에 금속막을 증착한 후 리모트 NH3 플라즈마 처리하는 것을 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 8 항에 있어서,
    상기 배선은 구리 또는 알루미늄으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101617549B1 (ko) * 2014-07-17 2016-05-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 도전성 구조 및 그 형성 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US7781327B1 (en) 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US20080070405A1 (en) * 2002-05-30 2008-03-20 Park Jae-Hwa Methods of forming metal wiring layers for semiconductor devices
KR100564605B1 (ko) * 2004-01-14 2006-03-28 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
KR100599431B1 (ko) * 2004-07-14 2006-07-14 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7332756B2 (en) * 2005-11-21 2008-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene gate structure with a resistive device
KR100744247B1 (ko) * 2005-12-28 2007-07-30 동부일렉트로닉스 주식회사 구리 배선 형성 방법
US7670946B2 (en) * 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
US7727882B1 (en) 2007-12-17 2010-06-01 Novellus Systems, Inc. Compositionally graded titanium nitride film for diffusion barrier applications
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
US8293647B2 (en) * 2008-11-24 2012-10-23 Applied Materials, Inc. Bottom up plating by organic surface passivation and differential plating retardation
US8021974B2 (en) * 2009-01-09 2011-09-20 Internatioanl Business Machines Corporation Structure and method for back end of the line integration
US8053318B2 (en) 2009-06-25 2011-11-08 International Business Machines Corporation FET with replacement gate structure and method of fabricating the same
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US8330274B2 (en) 2010-09-29 2012-12-11 Infineon Technologies Ag Semiconductor structure and method for making same
CN103681466B (zh) * 2012-09-18 2016-03-16 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
US9418951B2 (en) * 2014-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with composite barrier layer under redistribution layer and manufacturing method thereof
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
US10431464B2 (en) 2016-10-17 2019-10-01 International Business Machines Corporation Liner planarization-free process flow for fabricating metallic interconnect structures
US10157785B2 (en) * 2017-05-01 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10672653B2 (en) 2017-12-18 2020-06-02 International Business Machines Corporation Metallic interconnect structures with wrap around capping layers
US11101171B2 (en) * 2019-08-16 2021-08-24 Micron Technology, Inc. Apparatus comprising structures including contact vias and conductive lines, related methods, and memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637037A (ja) * 1992-07-17 1994-02-10 Sony Corp メタルプラグの形成方法
KR19990017335A (ko) * 1997-08-22 1999-03-15 윤종용 반도체소자의 금속배선 형성방법
KR20000034526A (ko) * 1998-11-30 2000-06-26 윤종용 반도체소자의 금속 배선층 형성방법
KR20020072996A (ko) * 2001-03-14 2002-09-19 주성엔지니어링(주) 금속 플러그 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
US6060385A (en) * 1997-02-14 2000-05-09 Micro Technology, Inc. Method of making an interconnect structure
KR100604805B1 (ko) * 2000-06-05 2006-07-26 삼성전자주식회사 반도체 소자의 금속배선 형성방법
KR100399417B1 (ko) * 2001-01-08 2003-09-26 삼성전자주식회사 반도체 집적 회로의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637037A (ja) * 1992-07-17 1994-02-10 Sony Corp メタルプラグの形成方法
KR19990017335A (ko) * 1997-08-22 1999-03-15 윤종용 반도체소자의 금속배선 형성방법
KR100269878B1 (ko) * 1997-08-22 2000-12-01 윤종용 반도체소자의금속배선형성방법
KR20000034526A (ko) * 1998-11-30 2000-06-26 윤종용 반도체소자의 금속 배선층 형성방법
KR20020072996A (ko) * 2001-03-14 2002-09-19 주성엔지니어링(주) 금속 플러그 형성방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101617549B1 (ko) * 2014-07-17 2016-05-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 도전성 구조 및 그 형성 방법
US9564359B2 (en) 2014-07-17 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
US9917051B2 (en) 2014-07-17 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
US10373907B2 (en) 2014-07-17 2019-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same

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US7135403B2 (en) 2006-11-14
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