KR100599431B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100599431B1
KR100599431B1 KR1020040054712A KR20040054712A KR100599431B1 KR 100599431 B1 KR100599431 B1 KR 100599431B1 KR 1020040054712 A KR1020040054712 A KR 1020040054712A KR 20040054712 A KR20040054712 A KR 20040054712A KR 100599431 B1 KR100599431 B1 KR 100599431B1
Authority
KR
South Korea
Prior art keywords
insulating layer
pad
open portion
bit line
semiconductor device
Prior art date
Application number
KR1020040054712A
Other languages
English (en)
Other versions
KR20060005761A (ko
Inventor
피승호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040054712A priority Critical patent/KR100599431B1/ko
Priority to US11/023,348 priority patent/US7189597B2/en
Publication of KR20060005761A publication Critical patent/KR20060005761A/ko
Application granted granted Critical
Publication of KR100599431B1 publication Critical patent/KR100599431B1/ko
Priority to US11/705,511 priority patent/US20070138641A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 소형화 및 고집적화 소자에서 금속배선과 비트라인과의 콘택 마진을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 형성되며 내부 연결선이 콘택될 패드부를 포함하는 비트라인, 상기 비트라인을 포함하는 기판 전체구조 상에 형성되고, 상기 패드부가 드러나도록 오픈부를 갖는 제1절연막, 상기 제1절연막 상에 패턴되며 상기 제1절연막의 오픈부 내에 매립되어 상기 비트라인의 패드부와 연결되는 중간패드와, 상기 중간패드로부터 소정 거리를 두고 상기 제1절연막 상에 형성된 커패시터의 플레이트전극을 각각 구성하는 도전막, 상기 도전막을 포함하는 기판 상에 형성되며, 상기 중간패드의 일부가 드러나도록 오픈부를 갖는 제2절연막, 및 상기 중간패드와 연결되도록 상기 제2절연막의 오픈부 내에 매립되어 상기 내부연결선을 구성하는 금속막을 포함하는 반도체 소자 및 그의 제조 방법을 제공함으로써, 금속배선과 비트라인 간에 여유있는 콘택 형성이 가능하게 되어 콘택저항을 감소시키고 금속배선 공정의 안정성을 향상시킬 수 있다.
콘택, 비트라인, 중간패드, 플레이트전극

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 금속배선과의 콘택이 형성될 비트라인 패드를 도시한 도면.
도 2는 도 1의 소자 단면도.
도 3은 콘택 형성이 실패한 부분의 단면도.
도 4는 본 발명에 따른 반도체 소자의 단면도.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 11a, 11b: 비트라인
12: 비트라인 패드 13: 제1절연막
14a, 14b: 오픈부 16: 중간패드
17: 제2절연막 18: 금속배선
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 반도체 소자의 제조 공정 중 비트라인에 내부연결배선을 콘택하는 방법에 관한 것이다.
금속 콘택 형성 공정은 다층화된 반도체 소자를 제조하기 위해서는 필수적으로 도입되는 기술로서, 상/하부 전도층 간의 수직배선의 근간이 된다. 한편, 집적회로의 발달에 따라 단위 면적(cm2)당 수백만 개의 트랜지스터를 포함할 수 있을 정도로 소자 밀도가 증가되었다. 소자의 집적도가 높아질수록 단위 셀의 크기가 작아지며, 이에 따라 전원을 공급하는 배선과 전원을 공급받는 노드를 연결하는 콘택의 크기 역시 작아지게 된다. 하지만, 소자가 요구하는 신호의 응답 속도의 기대치는 직접도가 향상된 만큼 증가되며, 이에 따라 작아진 콘택의 크기에 대해서도 콘택저항은 임계치 이하의 값을 요구하게 된다. 따라서, 금속 콘택 형성 공정의 난이도와 중요성이 증대되고 있다.
최근 DRAM 소자의 크기가 작아지면서 비트라인(bit line)에 전원을 공급하기 위한 금속배선 콘택의 크기도 그만큼 작아졌다. 특히, 도 1에 도시된 바와 같이 특정한 지역에서는 콘택의 크기 뿐만 아니라 비트라인에 전원을 전달하기 위한 비트라인 패드의 크기도 이웃하고 있는 비트라인 배선에 의해 제약을 받아 그 크기를 확대하기가 어려워져 금속배선과의 콘택 노드의 크기를 확대하는 것이 더욱 어려워졌다.
도 2는 이에 대한 소자 단면도를 도시하고 있는바, 기판상에 패드부(2)를 포함하는 비트라인(1a, 1b)이 미세한 간격으로 패턴되어 있고, 이에 따라 패드부(2)가 면적 제약을 받아 작은 크기로 형성되면서, 콘택(4) 사이즈 또한 제약을 받고 있음을 알 수 있다(도면부호 "A" 참조). 또한, 소자의 집적도가 높아짐에 따라 단위 셀의 크기가 작아질 때, 셀당 전하저장용량이 이전의 소자와 동일하거나 그 이상인 소자를 제조하기 위해서는 커패시터의 높이가 높아져야 하며, 이에 의한 층간절연막(3)의 두께가 두꺼워져 결국 콘택의 깊이 또한 커지게 된다. 이러한 이유로 상기 언급한 바와 같이 제한된 작은 크기의 비트라인 패드에 금속배선의 콘택을 형성하는 것은 더욱 어려워지고 있다.
도 3은 이러한 제한된 크기의 콘택 크기와 높은 층간절연막이 적용된 소자에서 콘택의 형성이 실패한 부분을 국부적으로 관찰한 단면을 보여주고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소형화 및 고집적화 소자에서 금속배선과 비트라인과의 콘택 마진을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 형성되며 내부 연결선이 콘택될 패드부를 포함하는 비트라인, 상기 비트라인을 포함하는 기판 전체구조 상에 형성되고, 상기 패드부가 드러나도록 오픈부를 갖는 제1절연막, 상기 제1절연막 상에 패턴되며 상기 제1절연막의 오픈부 내에 매립되어 상기 비트라인의 패드부와 연결되는 중간패드와, 상기 중간패드로부터 소정 거리를 두고 상기 제1절연막 상에 형성된 커패시터의 플레이트전극을 각각 구성하는 도전막, 상기 도전막을 포함하는 기판 상에 형성되며, 상기 중간패드의 일부가 드러나도록 오픈부를 갖는 제2절연막, 및 상기 중간패드와 연결되도록 상기 제2절연막의 오픈부 내에 매립되어 상기 내부연결선을 구성하는 금속막을 포함하는 반도체 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 내부연결선이 콘택될 패드부를 포함하는 비트라인을 형성하는 단계; 상기 비트라인을 포함하는 기판 전체구조 상에 상기 패드부가 드러나도록 오픈부를 갖는 제1절연막을 형성하는 단계; 상기 제1절연막의 오픈부 내에 매립되는 중간패드와 상기 제1절연막 상부에 패턴되는 커패시터의 플레이트전극을 동일한 도전막을 사용하여 각각 형성하는 단계; 상기 도전막을 포함하는 기판 상에 상기 중간패드가 드러나도록 오픈부를 갖는 제2절연막을 형성하는 단계; 및 상기 제2절연막의 오픈부 내에 매립되어 상기 내부연결선을 구성하는 금속막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명에 따르면, 비트라인 패드 상에 커패시터의 플레이트전극용 도전층으로 중간패드를 형성하고 이 중간패드에 금속배선을 콘택함으로써, 금속배선과 비트라인 간에 여유있는 콘택 형성이 가능하게 되어 콘택저항을 감소시키고 금속배선 공정의 안정성을 향상시킬 수 있다.
특히, 본 발명은 DRAM의 크기가 줄어들면서 작은 셀 크기에 임계 크기 이상 의 전하저장용량을 확보하기 위해 과거 커패시터의 플레이트전극으로서 도핑된 폴리실리콘을 사용하던 것에서 금속을 사용하고 있는 데에 착안하여, 금속배선과 비트라인을 직접(direct) 콘택하지 않고 커패시터의 플레이트전극으로 사용되는 금속을 중간패드로 사용한다. 따라서, 본 발명은 기존의 장비를 활용하여 비트라인 패드와 금속배선을 연결할 수 있어 반도체 제조 비용을 절감할 수 있다는 장점도 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 4를 참조하면, 기판(10) 상에 내부연결선이 콘택될 패드부(12)를 포함하는 비트라인(11a, 11b)이 배치되어 있다.
비트라인(11a, 11b)을 포함하는 기판의 전체구조 상에 패드부(12)가 드러나도록 오픈부(14a)를 갖는 제1절연막(13)이 배치되어 있다.
제1절연막(13) 상에 패턴되며, 제1절연막(13)의 오픈부(14a) 내에 매립되는 중간패드(16)와 커패시터의 플레이트전극(20)을 각각 구성하는 도전막이 배치되어 있다. 도전막은 금속으로 이루어져 있으며, 이에 따라 중간패드(16) 및 플레이트전극(20)은 도전성을 갖는다. 중간패드(16)는 제1절연막(13)의 오픈부(14a)내에 매립됨과 동시에 제1절연막의 상부로 확장되어 형성된다. 평면적으로, 중간패드는 DRAM 소자의 주변회로를 구성하는 기판의 영역에 형성되고 플레이트전극은 DRAM 소자의 셀을 구성하는 기판의 영역에 각각 패턴된다.
도전막을 포함하는 기판(10) 상에, 중간패드(16)가 드러나도록 오픈부(14b)를 갖는 제2절연막(17)이 배치되어 있다. 제2절연막(17)의 오픈부(14b)는 제1절연막(13)의 오픈부(14a) 보다 큰 사이즈로 형성된다.
제2절연막(17)의 오픈부(14b) 내에 매립되어 내부연결선을 구성하는 금속막(18)이 배치되어 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 일련의 공정 단면도이다.
본 실시예에 따르면, 우선 도 5a에 도시된 바와 같이, 일반적인 소자의 제작 공정에 따라 반도체 기판(10) 상부에 패드(12)를 포함하는 비트라인(11a, 11b)을 형성하고, 결과물의 전체구조 상에 제1절연막(13)을 형성한다.
그 다음, 도 5b에 도시된 바와 같이, 제1절연막(13)을 선택적으로 식각하여 비트라인 패드(12)가 드러나는 오픈부(14a)를 형성한다.
그 다음, 도 5c에 도시된 바와 같이, 커패시터의 플레이트전극용 금속 박막을 증착하고 패터닝하여 제1절연막(13)의 오픈부(14a)를 매립하는 중간패드(16)를 형성함과 동시에 커패시터의 플레이트전극(20)을 형성한다.
그 다음, 도 5d에 도시된 바와 같이, 중간패드(16)를 포함하는 기판의 전체구조 상에 제2절연막(17)을 형성한다.
그 다음, 도 5e에 도시된 바와 같이, 제2절연막(17)을 선택적으로 식각하여 중간패드(16)와 금속배선과의 연결홀인 오픈부(14b)를 형성한다. 이때, 오픈부 (14b)의 크기는 설계가 허용하는 범위내에서 가급적 큰 크기로 형성한다.
그 다음, 도 5f에 도시된 바와 같이, 오픈부(14b)를 매립하면서 제2절연막 위에 금속층을 증착한 후 패터닝하여 금속배선(18)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 비트라인 패드 상에 커패시터의 플레이트전극용 도전층으로 중간패드를 형성하고 이 중간패드에 금속배선을 콘택함으로써, 금속배선과 비트라인 간에 여유있는 콘택 형성이 가능하게 되어 콘택저항을 감소시키고 금속배선 공정의 안정성을 향상시킬 수 있다.

Claims (9)

  1. 기판 상에 형성되며 내부 연결선이 콘택될 패드부를 포함하는 비트라인;
    상기 비트라인을 포함하는 기판 전체구조 상에 형성되고, 상기 패드부가 드러나도록 오픈부를 갖는 제1절연막;
    상기 제1절연막 상에 패턴되며 상기 제1절연막의 오픈부 내에 매립되어 상기 비트라인의 패드부와 연결되는 중간패드와, 상기 중간패드로부터 소정 거리를 두고 상기 제1절연막 상에 형성된 커패시터의 플레이트전극을 각각 구성하는 도전막;
    상기 도전막을 포함하는 기판 상에 형성되며, 상기 중간패드의 일부가 드러나도록 오픈부를 갖는 제2절연막; 및
    상기 중간패드와 연결되도록 상기 제2절연막의 오픈부 내에 매립되어 상기 내부연결선을 구성하는 금속막
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 도전막은 금속인 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 중간패드는 상기 제1절연막의 오픈부내에 매립되면서 상기 제1절연막 상부로 확장되어 형성된 것을 특징으로 하는 반도체 소자.
  4. 제3항 있어서,
    상기 제2절연막의 오픈부는 상기 제1절연막의 오픈부 보다 큰 사이즈로 형성된 것을 특징으로 하는 반도체 소자.
  5. 제1항 또는 제2항에 있어서,
    평면적으로, 상기 중간패드는 DRAM 소자의 주변회로를 구성하는 기판의 영역에 형성되고 상기 플레이트전극은 상기 DRAM소자의 셀을 구성하는 기판의 영역에 각각 패턴되는 것을 특징으로 하는 반도체 소자.
  6. 기판 상에 내부연결선이 콘택될 패드부를 포함하는 비트라인을 형성하는 단계;
    상기 비트라인을 포함하는 기판 전체구조 상에 상기 패드부가 드러나도록 오픈부를 갖는 제1절연막을 형성하는 단계;
    상기 제1절연막의 오픈부 내에 매립되는 중간패드와 상기 제1절연막 상부에 패턴되는 커패시터의 플레이트전극을 동일한 도전막을 사용하여 각각 형성하는 단계;
    상기 도전막을 포함하는 기판 상에 상기 중간패드가 드러나도록 오픈부를 갖 는 제2절연막을 형성하는 단계; 및
    상기 제2절연막의 오픈부 내에 매립되어 상기 내부연결선을 구성하는 금속막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 도전막으로 금속을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 중간패드는 상기 제1절연막의 오픈부내에 매립되면서 상기 제1절연막 상부로 확장하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8항 있어서,
    상기 제2절연막의 오픈부를 상기 제1절연막의 오픈부 보다 큰 사이즈로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020040054712A 2004-07-14 2004-07-14 반도체 소자 및 그 제조 방법 KR100599431B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040054712A KR100599431B1 (ko) 2004-07-14 2004-07-14 반도체 소자 및 그 제조 방법
US11/023,348 US7189597B2 (en) 2004-07-14 2004-12-29 Semiconductor device and method for fabricating the same
US11/705,511 US20070138641A1 (en) 2004-07-14 2007-02-13 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040054712A KR100599431B1 (ko) 2004-07-14 2004-07-14 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060005761A KR20060005761A (ko) 2006-01-18
KR100599431B1 true KR100599431B1 (ko) 2006-07-14

Family

ID=35600012

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040054712A KR100599431B1 (ko) 2004-07-14 2004-07-14 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US7189597B2 (ko)
KR (1) KR100599431B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090084124A (ko) * 2008-01-31 2009-08-05 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2010050311A (ja) * 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970054004A (ko) 1995-12-14 1997-07-31 김주용 반도체장치의 비트라인 형성방법
JP3352895B2 (ja) * 1996-12-25 2002-12-03 株式会社東芝 半導体集積回路、半導体集積回路の設計方法および製造方法
KR19980066718A (ko) 1997-01-28 1998-10-15 김광호 반도체 장치의 콘택패드 형성방법
US6844600B2 (en) * 1998-09-03 2005-01-18 Micron Technology, Inc. ESD/EOS protection structure for integrated circuit devices
US6329281B1 (en) * 1999-12-03 2001-12-11 Agere Systems Guardian Corp. Methods for fabricating a multilevel interconnection for an integrated circuit device utilizing a selective overlayer
JP2002064190A (ja) * 2000-08-18 2002-02-28 Mitsubishi Electric Corp 半導体装置
US6962771B1 (en) * 2000-10-13 2005-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process
KR100415537B1 (ko) * 2001-11-03 2004-01-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100599434B1 (ko) * 2003-10-20 2006-07-14 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

Also Published As

Publication number Publication date
US20070138641A1 (en) 2007-06-21
KR20060005761A (ko) 2006-01-18
US20060014372A1 (en) 2006-01-19
US7189597B2 (en) 2007-03-13

Similar Documents

Publication Publication Date Title
JP2001057411A (ja) 半導体集積回路装置およびその製造方法
KR100990549B1 (ko) 반도체 소자 및 그 제조 방법
KR100599431B1 (ko) 반도체 소자 및 그 제조 방법
JP3128829B2 (ja) 半導体メモリ装置
TW200406059A (en) Static type semiconductor memory device
JPH11330413A (ja) 半導体装置の製造方法
US8685852B2 (en) Method of forming metal line of semiconductor device
US20080057694A1 (en) Method for manufacturing semiconductor device
KR100450036B1 (ko) 반도체 장치 제조 방법
CN116209243A (zh) 半导体结构及其制备方法
KR100609529B1 (ko) 반도체 소자의 제조 방법
JP2000040803A (ja) 半導体記憶装置
KR100244403B1 (ko) 에스램 및 그 제조방법
KR101026370B1 (ko) 반도체 소자의 제조 방법
JP3191924B2 (ja) 半導体装置及びその製造方法
KR100679941B1 (ko) 반도체장치의 콘택 제조방법
KR100368976B1 (ko) 반도체 소자의 캐패시터 및 그 제조방법
KR100855284B1 (ko) 에스램의 국부 배선 형성방법
JP2004103622A (ja) 半導体装置
JP2003045963A (ja) 半導体装置およびその製造方法
KR20000044902A (ko) 강유전체 메모리 소자 제조 방법
KR20060068850A (ko) 반도체 디바이스의 본딩 패드 구조 및 그 제조방법
KR20050066188A (ko) 반도체소자의 금속배선 형성방법
JPH0425172A (ja) 半導体装置
KR19990026124A (ko) 랜딩 패드에 대한 메탈 컨택 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee