KR100450036B1 - 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은 셀 지역의 스토리지노드를 금속막으로 형성하면서, 셀 부분에 스토리지노드가 형성될 때 동시에 주변회로 부분에도 금속막 패턴을 형성시켜 단차의 발생 자체를 방지하고, 이 금속막 패턴에 주변회로 지역에서의 금속배선이 콘택되도록하여 주변회로 지역에서의 금속 콘택 깊이를 낮춘다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 DRAM을 제조함에 있어, 주변회로 지역에서의 금속콘택을 용이하게 실시하기 위한 반도체 장치 제조 방법에 관한 것이다.
통상적으로, DRAM에서 캐패시터는 셀 지역에만 필요하므로, 셀 지역에만 형성됨으로써 필연적으로 셀 징역과 주변회로 지역간에 단차를 유발하게 된다. 특히 집적도가 높아짐에 따라 작은 면적에 필요한 캐패시턴스를 확보하기 위해서는 캐패시터의 높이는 점점 높아질 수밖에 없고, 그로 인해 단차는 더욱 심화되게 된다.
도 1a 및 도 1b는 종래기술에 따른 DRAM 제조 공정도로서, 도면에 도시된 바와같이, 종래에는 실리콘기판(101) 상에 워드라인(102)을 포함하는 트랜지스터 구조를 형성하고 제1층간절연막(103)을 형성한 후, 비트라인(104) 및 제2층간절연막(105) 형성, 캐패시터(106) 및 제3층간절연막(107) 형성을 차례로 실시한 상태에서, 주변회로 지역에 금속콘택(108)을 실시하고 있다.
여기서, 도 1a에 도시된 바와같이, 캐패시터(106)가 형성된 셀 지역과 캐패시터가 형성되지 않는 주변회로 지역간에는 심한 단차를 보이게 되므로, 도 1b 와 같이, 제3층간절연막(107)을 형성한 다음 평탄화를 위한 CMP(chemical mechanical polishing) 공정이 수행되어야만 하며, 이 경우 필연적으로 금속콘택(108)의 깊이가 매우 깊어지게 되어 금속콘택 불량의 원인을 제공하며, 또한 단순한 CMP 기술로는 캐패시터 높이가 높은 경우에는 캐패시터 상부전극인 플레이트 전극 위의 절연막이 심하게 불균일하여 플레이트 전극이 드러나는 문제를 유발하기 쉽다. 따라서 보다 근본적으로, 셀 지역 및 주변지역간의 단차를 해소하면서 주변회로 지역에 금속 콘택을 실시하는 방안이 요청되고 있는 상황이다.
본 발명은 셀 지역 및 주변지역간의 단차를 극복하면서 양호하게 주변회로 지역에 금속콘택을 실시하는 반도체 장치 제조 방법을 제공함을 그 목적으로 한다.
도 1a 및 도 1b는 종래기술에 따른 DRAM 제조 공정도.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 DRAM 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
203a: 비트라인 콘택 플러그
203b: 캐패시터의 스토리지노드 콘택 플러그
205: 비트라인
210a: 스토리지노드 금속막 패턴
210b: 주변회로 지역의 금속패턴
214: 배선용 금속막
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 트랜지스터 및 비트라인이 형성된 웨이퍼를 준비하는 단계; 스토리지노드 콘택 부위와 주변지역의 금속 콘택 부위가 개구된 제1층간절연막을 형성하는 단계; 및 상기 개구부를 채우도록 전면에 제1금속층을 형성하고, 상기 제1금속층을 선택적으로 식각으로 패터닝하여, 스토리지노드를 위한 제1금속층 제1패턴과 금속 콘택을 위한 제1금속층 제2패턴을 각각 형성하는 단계를 포함하여 이루어진다. 그리고, 상기 제1금속층 제1패턴 및 제1금속층 제2패턴을 형성하는 단계 이후에, 전면에 캐패시터의 유전막 및 캐패시터의 플레이트 전극을 위한 전도막을 형성하는 단계; 상기 제1금속층의 제2패턴이 노출되도록 상기 플레이트 전극용 전도막 및 유전막을 식각하는 단계; 전체구조 상부에 제2층간절연막을 형성하는 단계; 상기 제1금속층의 제2패턴의 표면이 노출되도록 상기 제2층간절연막을 선택적으로 식각하는 단계; 및 상기 제1금속층 제2패턴에 콘택되는 제2금속층 패턴을 형성하는 단계를 더 포함할 수 잇다.
또한 본 발명의 반도체 장치 제조 방법은 트랜지스터가 형성되고, 비트라인 콘택 부위와 스토리지노드 콘택 부위가 동시에 개구된 웨이퍼를 준비하는 단계; 상기 개구부 내에 폴리실리콘막을 채워 비트라인 콘택 플러그와 스토리지노드 콘택플러그를 각각 형성하는 단계; 상기 비트라인 콘택 플러그와 스토리지노드 콘택 플러그의 표면이 개구된 제1절연막을 형성하는 단계; 상기 제1절연막을 뚫고 상기 비트라인 콘택 플러그에 콘택된 비트라인 전도막 패턴을 형성하는 단계; 상기 스토리지노드 콘택 플러그와 주변지역의 금속 콘택을 위한 반도체 기판이 개구된 제2절연막을 형성하는 단계; 및 상기 개구부를 채우도록 전면에 제1금속층을 형성하고, 상기 제1금속층을 선택적으로 식각으로 패터닝하여, 스토리지노드를 위한 제1금속층 제1패턴과 금속 콘택을 위한 제1금속층 제2패턴을 각각 형성하는 단계를 포함하여 이루어지며, 상기 제1금속층 제1패턴 및 제1금속층 제2패턴을 형성하는 단계 이후에, 전면에 캐패시터의 유전막 및 캐패시터의 플레이트 전극을 위한 전도막을 형성하는 단계; 상기 제1금속층의 제2패턴이 노출되도록 상기 플레이트 전극용 전도막 및 유전막을 식각하는 단계; 전체구조 상부에 제3절연막을 형성하는 단계; 상기 제1금속층의 제2패턴의 표면이 노출되도록 상기 제3절연막을 선택적으로 식각하는 단계; 및 상기 제1금속층 제2패턴에 콘택되는 제2금속층 패턴을 형성하는 단계를 더 포함하여 이루어질 수 있다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 DRAM 제조 공정도로서, 이를 참조하여 본 발명의 실시예를 상세히 설명한다.
먼저, 도 2a에 도시된 바와같이, 실리콘기판(201) 상에 워드라인(202)을 포함하는 트랜지스터를 형성한 다음, 비트라인 콘택 플러그(203a) 및 캐패시터의 스토리지노드 콘택 플러그(203b)를 형성한다. 이때, 비트라인 콘택 플러그(203a)와 캐패시터의 스토리지노드 콘택 플러그(203b)는, 동시에 비트라인 콘택 및 스토리지노드 콘택 부위를 개구한 다음, 폴리실리콘막을 개구부에 채우는 것에 의해 동시에 형성이 가능하다. 계속해서, 제1층간절연막(204)을 형성한 후, 이 제1층간절연막(204)을 뚫고 비트라인 콘택 플러그(203a)에 접속된 비트라인(205)을 패터닝한 다음, 제2층간절연막(206)을 형성한다. 그리고, 스토리지노드 콘택 플러그(203b)와, 주변회로 지역에서 금속이 콘택될 실리콘기판(201)이 노출되도록 제2층간절연막(206)을 선택적으로 식각하여, 스토리지노드 콘택홀(207)과 주변회로 지역에서의 금속 콘택홀(208)을 동시에 형성한다.
이어서, 도 2b에 도시된 바와같이, 캐패시터의 스토리지노드 물질로서 통상적으로 사용되어 오던 폴리실리콘막 대신에 금속막(210)을 전면에 형성한다. 금속막(210)을 형성하기 전에 하부 실리콘층과의 스파이킹 및 접착력 증대를 위해, Ti/TiN과 같은 장벽금속(209)을 형성할 수 있다. 스토리지노드 콘택 플러그(203b)는 스토리지노드 금속막(210)과 실리콘기판(실질적으로 n- 접합층임)이 바로 접속되지 않게하여 캐패시터에서 특히 중요한 접합 누설(junction leakage)의 증대를 방지해 준다.
이어서, 도 2c와 같이, 마스크 및 식각 공정에 의해, 스토리지노드 금속막 패턴(210a)을 형성하는 동시에, 주변회로 지역의 금속 콘택 지역에도 금속 콘택 플러그 또는 내부 접속 역할을 하는 금속패턴(210b)을 형성한다. 즉, 셀 부분에만 스토리지노드 패턴을 형성하는 종래와는 달리 주변회로 부분에도 패턴을 형성하여 준다. 주변회로 지역에 형성된 금속패턴(210b)은 후속 공정의 금속 콘택 깊이를 낮춰주는 장점이 있다.
이어서, 도 2d에 도시된 바와같이, 전면에 캐패시터 유전막(211)을 형성한 다음, 도 2e에 도시된 바와같이, 캐패시터의 플레이트 전극용 전도막(212)으로써 폴리실리콘막 또는 금속막을 형성한다.
이어서, 도 2f에 도시된 바와같이, 플레이트 전극 마스크 및 식각 공정을 수행하여, 주변회로 지역의 플레이트 전극용 전도막(212) 및 유전막9211)을 식각하여 금속패턴(210b)을 노출시킨 다음, 도 2g에 도시된 바와같이, 전체구조 상부에 평탄화된 제3층간절연막(213)을 형성하는데, 도면에 도시된 바와같이, 셀 지역의 캐패시터(210a, 211, 212)로 인한 단차가 근본적으로 발생하지 않는다.
이어서, 도 2h에 도시된 바와같이, 주변회로 지역의 금속패턴(210b)이 노출되도록 제3층간절연막(213)을 선택적으로 식각한 다음, 도 2i에 도시된 바와같이, 배선용 금속막(214)을 증착하고 패터닝한다. 이때 주변회로 지역에 콘택되는 배선용 금속막 패턴(215)은 플러그인 금속패턴(210b) 상에 콘택되므로, 콘택되는 깊이가 깊지 않기 때문에, 스텝 커버리지가 양호한 콘택을 이룰 수 있다. 따라서 콘택 깊이가 깊지 않으므로, 배선용 금속을 W가 아닌 Al으로 사용할 수 있어 금속 저항을 크게 감소시킬 수 있는 장점이 부수적으로 발생한다.
이상에서 설명한 바와같이, 본 발명은 고집적 DRAM을 제조함에 있어, 캐패시터에 의한 셀 지역과 주변회로 지역간의 단차를 근본적으로 해결함으로써 후속 공정인 금속배선 공정 진행이 용이해 지며, 캐패시터 형성 공정과 동시에 금속 콘택 플러그 역할을 하는 금속패턴을 형성하여 금속배선층을 한층 더 사용할 수 있는 매우 큰 장점이 있다. 또한 캐패시터에 있어서는 캐패시터의 높이를 되도록 증가시켜캐패시턴스를 크게 해주는 것이 좋은데, 본 발명은 단차가 해결되므로 캐패시터의 높이 증가가 아주 용이하게된다. 그리고, 스토리지노드를 금속막으로 사용하면서 문제될 수 있는 접합 누설 문제는 스토리지노드 콘택 플러그를 미리 형성시켜 줌으로써 해결한다. 그리고, 스토리지노드 패터닝시 동시에 패터닝된 주변지역의 금속 패턴은 단순한 금속배선의 콘택 플러그로만 사용하는 것이 아니고, 내부연결을 위한 배선으로 사용이 가능하다.
본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명은 셀 지역의 스토리지노드를 금속막으로 형성하면서, 셀 부분에 스토리지노드가 형성될 때 동시에 주변회로 부분에도 패턴을 형성시켜 단차의 발생 자체를 방지하고, 주변회로 지역에서의 금속 콘택 깊이를 작게하므로써, 차세대의 DRAM 소자에 적용하여 신뢰성 및 수율을 크게 향상시키는 효과가 있다.
Claims (6)
- 트랜지스터 및 비트라인이 형성된 웨이퍼를 준비하는 단계;스토리지노드 콘택 부위와 주변지역의 금속 콘택 부위가 개구된 제1층간절연막을 형성하는 단계; 및상기 개구부를 채우도록 전면에 제1금속층을 형성하고, 상기 제1금속층을 선택적으로 식각으로 패터닝하여, 스토리지노드를 위한 제1금속층 제1패턴과 금속 콘택을 위한 제1금속층 제2패턴을 각각 형성하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 제1금속층 제1패턴 및 제1금속층 제2패턴을 형성하는 단계 이후에,전면에 캐패시터의 유전막 및 캐패시터의 플레이트 전극을 위한 전도막을 형성하는 단계;상기 제1금속층의 제2패턴이 노출되도록 상기 플레이트 전극용 전도막 및 유전막을 식각하는 단계;전체구조 상부에 제2층간절연막을 형성하는 단계;상기 제1금속층의 제2패턴의 표면이 노출되도록 상기 제2층간절연막을 선택적으로 식각하는 단계; 및상기 제1금속층 제2패턴에 콘택되는 제2금속층 패턴을 형성하는 단계를 더 포함하여 이루어지는 반도체 장치 제조 방법.
- 제1항 또는 제2항에 있어서,상기 제1금속층은 장벽금속층을 포함하는 다층 금속층인 것을 특징으로 하는 반도체 장치 제조 방법.
- 트랜지스터가 형성되고, 비트라인 콘택 부위와 스토리지노드 콘택 부위가 동시에 개구된 웨이퍼를 준비하는 단계;상기 개구부 내에 폴리실리콘막을 채워 비트라인 콘택 플러그와 스토리지노드 콘택 플러그를 각각 형성하는 단계;상기 비트라인 콘택 플러그와 스토리지노드 콘택 플러그의 표면이 개구된 제1절연막을 형성하는 단계;상기 제1절연막을 뚫고 상기 비트라인 콘택 플러그에 콘택된 비트라인 전도막 패턴을 형성하는 단계;상기 스토리지노드 콘택 플러그와 주변지역의 금속 콘택을 위한 반도체 기판이 개구된 제2절연막을 형성하는 단계; 및상기 개구부를 채우도록 전면에 제1금속층을 형성하고, 상기 제1금속층을 선택적으로 식각으로 패터닝하여, 스토리지노드를 위한 제1금속층 제1패턴과 금속 콘택을 위한 제1금속층 제2패턴을 각각 형성하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
- 제4항에 있어서,상기 제1금속층 제1패턴 및 제1금속층 제2패턴을 형성하는 단계 이후에,전면에 캐패시터의 유전막 및 캐패시터의 플레이트 전극을 위한 전도막을 형성하는 단계;상기 제1금속층의 제2패턴이 노출되도록 상기 플레이트 전극용 전도막 및 유전막을 식각하는 단계;전체구조 상부에 제3절연막을 형성하는 단계;상기 제1금속층의 제2패턴의 표면이 노출되도록 상기 제3절연막을 선택적으로 식각하는 단계; 및상기 제1금속층 제2패턴에 콘택되는 제2금속층 패턴을 형성하는 단계를 더 포함하여 이루어지는 반도체 장치 제조 방법.
- 제4항 또는 제5항에 있어서,상기 제1금속층은 장벽금속층을 포함하는 다층 금속층인 것을 특징으로 하는반도체 장치 제조 방법.
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