KR20010004976A - 반도체 소자의 콘택 홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 홀 형성방법에 관한 것이다.
본 발명은 상부 전하저장전극 형성시 주변 지역의 접합부, 워드라인 및 비트라인에 제 1 콘택 홀을 형성한 후 제 1 콘택 홀을 상부 전하저장전극으로 매립한다. 따라서, 후속 제 2 콘택 홀 형성공정시 식각 깊이가 감소하여 콘택 홀이 깊어서 발생되는 문제점이 해소된다. 그리고, 종래 배선이 없던 곳에 배선을 형성하므로 배선간의 공정여유도 감소가 없고, 캐패시터 형성 이후에 콘택 홀을 형성하므로 캐패시터 공정에 의한 접합부 및 워드라인의 전기적 특성 저하가 없는 반도체 소자의 콘택 홀 형성방법을 제공고자 한다.
Description
본 발명은 반도체 소자의 콘택 홀 형성방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가함에 따라 도전체와 콘택 홀 자체의 크기와 간격이 감소되고, 캐패시터는 일정한 축적용량을 얻기 위해서 높이가 증가된다. 상기 증가된 캐패시터의 높이는 후속 공정의 콘택 홀 깊이를 증가시켜 콘택 홀 크기의 감소와 더불어 증가된 종횡비(Aspect Ratio)는 여러가지 공정의 공정여유도 감소와 전기적 특성 저하 등 문제점이 발생된다.
종래 반도체 소자의 콘택 홀 형성방법을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 접합부(11)가 형성된 실리콘기판(10)상에 워드라인(12) 및 제 1 층간절연막(13)을 순차적으로 형성한 후 비트라인(14), 제 2 층간절연막(15)을 형성한다. 그 후, 전체 상부면에 하부 전하저장전극(16) 및 제 1 상부 전하저장전극(17)을 형성한 후 제 3 층간절연막(18)을 형성한다. 그 다음 사진 및 식각공정으로 콘택 홀을 형성한 후 콘택 홀을 매립하는 금속배선(19)을 형성하여 셀 지역(A)과 주변 지역(B)으로 나뉘는 반도체 소자를 형성한다. 상기 도 1에는 반도체 소자를 구성하기 위한 웰, 채널, 소자분리막, 소오스/드레인, 비트라인 콘택 홀, 전하저장전극 콘택 홀, 캐패시터 유전체 등은 도시 되지 않았다.
도 1에 도시된 바와 같이 콘택 홀이 하부층까지 깊이가 증가 되어 발생되는 문제점은 다음과 같다. 첫째, 식각장벽막으로 사용되는 감광막의 두께를 증가시켜 마스크 공정의 공정여유도를 감소시킨다. 둘째, 콘택 홀에 매립되는 금속 증착의 공정여유도를 감소 시킨다. 셋째, 과도식각(Over etch)양의 증가로 하부 전도체인 워드라인, 비트라인, 상부 전극의 식각 손실 및 식각손상이 증가하여 식각공정의 공정여유도를 감소시킨다. 넷째, 콘택 홀의 경사면이 존재하여 콘택 홀의 바닥크기 감소분(2Δ=d(콘택 홀의 깊이)/tanθ(콘택홀의 기울기))이 증가하여 콘택 홀의 저항이 증가한다. 다섯째, 과도식각 양의 증가로 하부 전도체인 접합(Junction)의 식각손실 및 식각손상이 증가하여 접합 누설 전류가 증가한다. 여섯째, 과도한 식각으로 식각 멈춤(etch stop)이 되어 콘택 홀이 열리지 않는 현상이 발생된다.
도 2를 참조하면, 접합부(11)가 형성된 실리콘기판(10)상에 워드라인(12) 및 제 1 층간절연막(13)을 순차적으로 형성한 후 워드라인(12) 및 접합부(11)가 노출되도록 콘택 홀을 형성한 후 비트라인(14)을 매립한다. 그후 전체 상부면에 제 2 층간절연막(15), 하부 전하저장전극(16) 및 제 1 상부 전하저장전극(17)을 순차적으로 형성한 후 제 3 층간절연막(18)을 형성한다. 그 다음 사진 및 식각공정으로 콘택 홀을 형성한 후 콘택 홀을 매립하는 금속배선(19)을 형성하여 셀 지역(A)과 주변 지역(B)으로 나뉘는 반도체 소자를 형성한다. 상기 도 1에는 반도체 소자를 구성하기 위한 웰, 채널, 소자분리막, 소오스/드레인, 비트라인 콘택 홀, 전하저장전극 콘택 홀, 캐패시터 유전체 등은 도시 되지 않았다.
도 2에 도시된 바와같이 비트라인(14) 형정시 주변지역(B)의 접합부((11) 및 워드라인(12)과 콘택 홀로 연결되도록 하므로 금속배선(19)이 매립되는 콘택 홀의 식각 깊이가 감소되어 콘택 홀의 깊이가 증가되어 발생되는 문제점을 해결 할 수 있다, 그러나, 주변 지역(B)에 형성되는 비트라인(12) 공정시 기존의 배선 외에 새로운 배선을 추가로 형성하여야 하므로 배선간의 공정 여유도가 감소하고, 후속 캐패시터 형성시 비트라인(14) 콘택 홀과 연결된 접합부(11) 및 워드라인(12)의 전기적 특성이 저하 되는 문제점이 발생된다.
따라서, 본 발명은 상부 전하저장전극 형성시 주변 지역의 접합부, 워드라인 및 비트라인에 콘택 홀을 형성한 후 콘택 홀을 상부 전하저장전극으로 매립한다. 따라서, 후속 콘택 홀 형성공정시 식각 깊이가 감소하여 상기한 콘택 홀이 깊어서 발생되는 문제점이 해소된다. 그리고, 종래 배선이 없던 곳에 배선을 형성하므로 배선간의 공정여유도 감소가 없고, 캐패시터 형성 이후에 콘택 홀을 형성하므로 캐패시터 공정에 의한 접합부 및 워드라인의 전기적 특성 저하가 없는 반도체 소자의 콘택 홀 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자를 형성하기 위한 여러 요소가 구비된 실리콘 기판 내에 접합부를 형성한 후 상기 실리콘 기판 상에 워드라인 및 제 1 층간절연막을 순차적으로 형성하는 단계와, 전체 상부면에 비트 라인 및 제 2 층간절연막을 순차적으로 형성한 후 하부 전하저장전극, 유전체막, 제 1 상부 전하저장전극층을 형성하는 단계와, 콘택 홀이 형성될 부분의 상기 제 1 상부 전하저장전극층을 식각하여 상기 제 2 층간 절연막이 노출되도록 한 후 제 1 상부 전하저장전극층을 식각 장벽층으로 이용하여 상기 접합부, 워드라인 및 비트라인이 노출 되도록 제 1 콘택 홀을 형성하는 단계와, 상기 제 1 콘택 홀이 매립 되도록 제 2 상부 전하저장전극층을 도포한 후 제 2 층간절연막이 노출되도록 식각공정을 실시하여 캐패시터를 형성함과 동시에 상기 제 1 콘택홀에 매립된 제 2 상부 전하저장전극층이 서로 단절되도록 하는 단계와, 전체 상부면에 제 3 층간절연막을 형성한 후 평탄화 공정을 실시하는 단계와, 상기 제 1 콘택홀에 매립된 제 2 상부 전하저장전극층이 노출 되도록 제 2 콘택 홀을 형성한 후 상기 제 2 콘택 홀에 금속을 매립 하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1 및 도 2는 종래 반도체 소자의 콘택 홀 형성방법을 설명하기 위한 소자의 단면도.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 콘택 홀 형성방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 : 실리콘 기판 11 : 접합부
12 : 워드라인 13 : 제 1 층간절연막
14 : 비트라인 15 : 제 2 층간절연막
16 : 하부 전하저장전극 17 : 제 1 상부 전하저장전극
18 : 제 3 층간절연막 19 : 금속 배선
100 : 제 2 상부 전하저장전극
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 콘택 홀 형성방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 접합부(11)가 형성된 실리콘 기판(10) 상에 워드라인(11) 및 제 1 층간절연막(13)을 형성한 후 전체 상부면에 비트라인(14) 및 제 2 층간절연막(15)을 순차적으로 형성한다. 그후 전체 상부면에 캐패시터용 하부 전하저장전극(16)을 패터닝 한 후 전체 상부면에 유전체막(도시않됨) 및 제 1 상부 전하저장전극(17)을 형성한다. 이때 제 1 상부 전하저장전극(17)은 티타늄 질화물 및 폴리실리콘으로 이루어 진다.
반도체 소자를 구성하는 웰, 채널, 소자분리막, 소오스/드레인, 비트라인 콘택 홀 및 전하저장전극 콘택 홀 등은 도시 되지 않았다.
도 3b는 콘택 홀이 형성될 부분(17a)의 제 1 상부 전하저장전극(17)을 식각하여 제 2 층간절연막(15)이 노출 되도록 한 상태의 단면도이다.
도 3c는 제 1 상부 전하저장전극(17)을 식각장벽층으로 이용하여 접합부(11), 워드라인(12) 및 비트라인(14)이 노출 되도록 콘택 홀(11a, 12a, 14a)을 형성한 상태의 단면도이다.
도 3d는 상기 콘택 홀(11a, 12a, 14a)이 매립 되도록 제 2 상부 전하저장전극(100)을 도포한 상태의 단면도이다. 이때, 제 2 상부 전하저잔전극(100)은 티타늄, 티타늄 질화물 등의 장벽 금속막과 텅스텐 또는 알루미늄 등의 금속막 중 어느 두 가지로 이루어지는 2중 막으로 구성된다.
도 3e는 사진 및 식각공정으로 캐패시터의 상부 전하저장전극(100 및 17)이 형성됨과 동시에 콘택 홀(11a, 12a, 14a)에 매립된 각각의 제 2 상부 전하저장전극(100)이 서로 단절 되도록 패터닝을 실시한 상태의 단면도이다.
도 3f는 전체 상부면에 제 3 층간 절연막(18)을 증착한 후 평탄화 공정을 실시한 상태의 단면도이다.
도 3g는 콘택 홀이 형성될 부분의 제 3 층간절연막(18)을 식각하여 콘택홀(11a, 12a, 14a)에 매립된 각각의 제 2 상부 전하저장전극(100)이 노출 되도록 콘택 홀(100a)를 형성한 상태의 단면도이다.
도 3h는 콘택 홀(100a)이 매립되도록 금속을 도포한 후 금속 배선(19)을 형성한 상태의 단면도이다.
상술한 바와 같이 본 발명은 상부 전하저장전극 형성시 접합부, 워드라인 및 비트라인에 콘택 홀을 형성한 후 상부 전하저장전극용 금속층을 매립하므로 후소 콘택 홀 공정시 콘택 홀의 깊이가 감소되어 종래 콘택 홀 식각시 발생되는 문제점이 해소된다.
또한, 본 발명은 기존의 배선이 없는 곳에 배선을 형성하므로 배선간의 공정 여유도의 감소가 없으며, 캐패시터 형성 이후에 콘택 홀을 형성하므로 캐패시터 형성공정에 의한 접합부와 워드라인의 전기적 특성 저하가 없도록 하는 반도체 소자의 콘택 홀 형성방법이다.
Claims (3)
- 반도체 소자를 형성하기 위한 여러 요소가 구비된 실리콘 기판 내에 접합부를 형성한 후 상기 실리콘 기판 상에 워드라인 및 제 1 층간절연막을 순차적으로 형성하는 단계와,전체 상부면에 비트 라인 및 제 2 층간절연막을 순차적으로 형성한 후 하부 전하저장전극, 유전체막, 제 1 상부 전하저장전극층을 형성하는 단계와,콘택 홀이 형성될 부분의 상기 제 1 상부 전하저장전극층을 식각하여 상기 제 2 층간 절연막이 노출되도록 한 후 제 1 상부 전하저장전극층을 식각 장벽층으로 이용하여 상기 접합부, 워드라인 및 비트라인이 노출 되도록 제 1 콘택 홀을 형성하는 단계와,상기 제 1 콘택 홀이 매립 되도록 제 2 상부 전하저장전극층을 도포한 후 제 2 층간절연막이 노출되도록 식각공정을 실시하여 캐패시터를 형성함과 동시에 상기 제 1 콘택홀에 매립된 제 2 상부 전하저장전극층이 서로 단절되도록 하는 단계와,전체 상부면에 제 3 층간절연막을 형성한 후 평탄화 공정을 실시하는 단계와,상기 제 1 콘택홀에 매립된 제 2 상부 전하저장전극층이 노출 되도록 제 2 콘택 홀을 형성한 후 상기 제 2 콘택 홀에 금속을 매립 하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
- 제 1 항에 있어서,상기 제 1 상부 전하저장전극층은 티타늄 질화물 및 폴리실리콘으로 이루어 지는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
- 제 1 항에 있어서,상기 제 2 상부 전하저장전극층은 티타늄 및 티타늄 질화물 중 어느 하나와, 텅스텐 및 알루미늄 중 어느 하나로 이루어진 2 중막인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
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- 1999-06-30 KR KR1019990025755A patent/KR20010004976A/ko not_active Application Discontinuation
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