KR970013369A

KR970013369A - 반도체집적회로장치의 제조방법 및 반도체집적회로장치

Info

Publication number: KR970013369A
Application number: KR1019960033141A
Authority: KR
Inventors: 도시히로 세키구치; 히데오 아오키; 요시타카 다다키; 게이조 가와키타; 쥰 무라타; 가츠오 유하라; 미치오 니시무라; 가즈히코 사이토; 미노루 오츠카; 마사유키 야스다; 도시유키 가에리야마; 조성수
Original assignee: 가나이 츠토무; 히다치세사쿠쇼 주식회사; 힐러 윌리엄 E.; 텍사스 인스투루먼트 인코포레이티드
Priority date: 1995-08-15
Filing date: 1996-08-09
Publication date: 1997-03-29
Also published as: TW275711B; JPH0955479A; KR100445843B1

Abstract

반도체집적회로장치의 제조기술에 관한 것으로서, COB구조를 갖는 DRAM과 같은 반도체장치에 있어서의 접속구멍을 위한 맞춤여유를 작게 하기 위해, COB구조를 갖는 DRAM의 제조방법은 1실시예에 있어서, 워드선 및 비트선을 에칭속도가 비교적 작은 절연막으로 피복해 두고 그들 절연막에 의해서 접속구멍을 자기정합적으로 규정한 상태에서 뚫는 구성으로 하였다. 이러한 구성에 의해 비트선 접속성의 접속구멍 및 캐패시터 잡속용의 저속구멍을 자기정합적으로 형성할 수 있으므로, 이들의 접속구멍과 각 층이 포토리도그래피에서의 맞춤을 불필요하게 하는 것이 가능하게 된다.

Description

반도체집적회로장치의 제조방법 및 반도체집적회로장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 1실시예에 의한 반도체집적회로장치에 포함되는 메모리셀영역의 주요부 단면도.

Claims

반도체기판 상부에 여러개의 배선도체를 형성하는 스텝, 상기 배선도체의 상면 및 측면을 제1 절연막에 의해서 피복하는 스탭, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제2 절연막을 형성해서 상기 제1 절연막을 상기 제2 절연막으로 피복하는 스텝, 상기 제2 절연막의 평탄한 상면상에 그 절연막보다 에칭속도가 작은 재료로 이루어지는 마스크막을 퇴적한 후 그 마스크막 중 상기 서로 인접하는 여러개의 배선도체 사이에 위치하는 접속구멍 형성영역을 개구하는 스텝 및 상기 마스크막의 개구영역에 노출하는 상기 제2 절연막의 부분을 에칭제거하는 것에 의해 상기 제1 절연막에 의해서 자기정합적으로 규정되는 접속구멍을 형성하는 스텝을 갖는 반도체장치의 제조방법.
제1항에 있어서, 상기 접속구멍을 형성한 후의 얻어진 반도체기판상에 도체막을 퇴적한 후, 그 도체막을 에칭백하는 것에 의해 상기 접속구멍내에 도체막을 매립하는 스텝을 더 갖는 반도체장치의 제조방법.
제2항에 있어서, 상기 제1 절연막은 질화실리콘으로 이루어지고, 상기 마스크막 및 상기 도체막이 저저항 폴리실리콘으로 이루어지는 반도체장치의 제조방법.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선, 상기워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체, 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 반도체기판의 상부에 여러개의 워드선도체를 형성하는 스텝, 상기 워드선도체의 상면 및 측면을 제1 절연막에 의해서 피복하는 스텝, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제2 절연막을 형성하고, 상기 제1 절연막을 상기 제2 절연막으로 피복하는 스텝, 상기 제2 절연막의 평탄한 상면상에 그 제2 절연막보다 에칭속도가 작은 재료로 이루어지는 제1 마스크막을 퇴적한 후 그 제1 마스크막 중 상기 서로 인접하는 워드선도체 사이에 위치하는 하부 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 상기 제1 마스크막의 개구영역에 노출하는 제2 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하는 하부 캐패시터용 접속구멍을 상기 제1 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 하부 캐패시터용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제1 도체막을 퇴적한 후 그 제1 도체막을 에칭백하는 것에 의해 상기 하부 캐패시터용 접속구멍내에 제1 도체막을 매립하는 스텝을 갖는 반도체장치의 제조방법.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선도체, 상기워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체, 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 상기 반도체기판의 상부에 여러개의 워드선도체를 형성하는 스텝, 상기 워드선도체의 상면 및 측면을 제1 절연막에 의해서 피복하는 스텝, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제2 절연막을 형성하고, 상기 제1 절연막을 상기 제2 절연막으로 피복하는 스텝, 상기 제2 절연막의 평탄한 상면에 그 제2 절연막보다 에칭속도가 작은 재료로 이루어지는 제2 마스크막을 퇴적한 후 그 제2 마스크막 중 서로 인접하는 워드선도체 사이에 위치하는 비트선용 접속구멍 형성영역을 개구하는 스텝, 상기 제2 마스크막의 개구영역에 노출하는 제2 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하는 비트선용 접속구멍을 상기 제1 절연막에 의해서 자기정합으로 규정한 상태에서 개구하는 스텝 및 상기 비트선용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제2 도체막을 퇴적한 후 그 제2 도체막을 패터닝하는 것에 의해 상기 비트선도체를 형성하는 스텝을 갖는 반도체집적회로장치의 제조방법.
제5항에 있어서, 상기 비트선도체의 상면 및 측면을 제3 절연막에 의해서 피복하는 스탭, 상기 제2 절연막상에 상기 제3 절연막보다 에칭속도가 큰 재료로 이루어지는 상면이 평탄한 제4 절연막을 퇴적해서 상기 제3 절연막을 상기 제4 절연막으로 피복하는 스텝, 상기 제4 절연막의 평탄한 상면상에 상기 제4 절연막보다 에칭속도가 작은 재료로 이루어지는 제3 마스크막을 퇴적한 후 그 제3 마스크막 중 서로 인접하는 워드선도체 사이 및 서로 인접하는 비트선도체 사이에 위치하는 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 제3 마스크막의 개구영역에 노출하는 상기 제2 절연막 및 제4 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제2 반도체영역이 노출하는 캐패시터용 접속구멍을 상기 제1 절연막, 상기 제3 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 캐패시터용 접속구멍을 형성한 후의 얻어진 반도체 기판상에 제3 도체막을 퇴적한 후 그 제3 도체막을 패터닝하는 것에 의해 상기 정보축적용의 캐패시터에 있어서의 제1 전극의 일부를 형성하는 스텝을 더 갖는 반도체집적회로장치의 제조방법.
제6항에 있어서, 상기 DRAM은 여러개의 MISFET를 포함하는 주변회로를 구비하고, 상기 제1 절연막은 주변회로용의 MISFET의 게이트 전극의 상면 및 측면에 형성되는 절연막과 동시에 형성하는 반도체집적회로장치의 제조방법.
제6항에 있어서, 상기 제1 및 제3 절연막은 질화실리콘으로 이루어지고, 상기 제2 마스크막, 상기 제3 마그스크막, 상기 제2 도체막 및 상기 제3 도체막은 저저항 폴리실리콘으로 이루어지는 반도체집적회로장치의 제조방법.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선도체, 상기 워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체 및 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 반도체기판상부에 여러개의 워드선도체를 형성하는 스텝, 상기 워드선도체의 상면 및 측면을 제1 절연막에 의해서 피복하는 스텝, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제2 절연막을 형성해서 상기 제1 절연막을 상기 제2 절연막으로 피복하는 스텝, 상기 제2 절연막의 평탄한 상면에 그 제2 절연막보다 에칭속도가 작은 재료로 이루어지는 제1 마스크막을 퇴적한 후 그 제1 마스크막 중 서로 인접하는 워드선도체 사이에 위치하는 하부 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 상기 제1 마스크막의 개구영역에 노출하는 제2 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하는 하부 캐패시터용 접속구멍을 상기 제1 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝, 상기 하부 캐패시터용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제1 도체막을 퇴적한 후 그 제1 도체막을 에칭백하는 것에 의해 상기 하부 캐패시터용 접속구멍내에 제1 도체막을 매립하는 스텝, 상기 제1 도체막의 매립스텝 후 거의 평탄한 상면을 갖고, 상기 제2 절연막의 평탄한 상면상에 제3 절연막을 퇴적하는 스텝, 상기 제3 절연막상에 상기 제2 절연막 및 상기 제3 절연막보다 에칭속도가 작은 재료로 이루어지는 제2 마스크막을 퇴적한 후, 그 제2 마스크막 중 서로 인접하는 워드선도체 사이에 위치하는 비트선용 접속구멍 형성영역을 개구하는 스텝, 상기 제2 마스크막의 개구영역에 노출하는 제3 절연막과 제2 절연막을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제2 반도체영역이 노출하는 비트선 접속구멍 상기 제1 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 비트선용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제2 도체막을 퇴적한 후 이 제2 도체막을 패터닝하는 것에 의해 상기 비트선도체를 형성하는 스텝을 갖는 반도체집적회로장치의 제조방법.
제9항에 있어서, 상기 DRAM은 여러개의 MISFET를 포함하는 주변회로를 구비하고, 상기 제1 절연막을 주변회로용의 MISFET의 게이트전극의 상면 및 측면에 형성되는 절연막과 동시에 형성하는 반도체집적회로장치의 제조방법.
제9항에 있어서, 상기 제1 마스크막, 상기 제2 마스크막, 상기 제1 도체막 및 상기 제2 도체막이 저저항 폴리실리콘으로 이루어지는 반도체집적회로장치의 제조방법.
제9항에 있어서, 상기 비트선도체의 상면 및 측면을 제4 절연막에 의해서 피복하는 스텝, 상기 제3 절연막상에 상기 제4 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제5 절연막을 퇴적해서 상기 제4 절연막을 상기 제3 절연막으로 피복하는 스텝, 상기 제5 절연막의 평탄한 상면에 그 제5 절연막보다 에칭속도가 작은 재료로 이루어지는 제3 마스크막을 퇴적한 후 그 제3 마스크막 중 상부 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 상기 제3 마스크막의 개구영역에 노출하는 제5 절연막의 부분과 제3 절연막의 부분을 에칭제거하는 스텝에 의해 상기 하부 캐패시터용 접속구멍내에 매립된 제1 도체막이 노출하는 상부 캐패시터용 접속구멍을 상기 제4 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 상부 캐패시터용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제3 도체막을 퇴적한 후 그 제3 도체막을 패터닝하는 것에 의해 상기 정보축적용 캐패시터에 있어서의 제1 전극의 일부를 형성하는 스텝을 더 갖는 반도체집적회로장치의 제조방법.
제12항에 있어서, 상기 DRAM은 여러개의 MISFET를 포함하는 주변회로를 구비하고, 상기 제1 절연막을 주변회로용의 MISFET의 게이트 전극의 상면 및 측면에 형성되는 절연막과 동시에 형성하는 반도체집적회로장치의 제조방법.
제12항에 있어서, 상기 제1 및 제4 절연막을 질화실리콘으로 이루어지고, 상기 제1 마스크막, 상기 제2 마스크막, 상기 제3 마스크막, 상기 제1 도체막, 상기 제2 도체막, 및 상기 제3 도체막은 저저항 폴리실리콘으로 이루어지는 반도체집적회로장치의 제조방법.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선도체, 상기 워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체, 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 상기 비트선의 상면 및 측면을 제1 절연막에 의해서 피복하는 스텝, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제3 절연막을 형성해서 상기 제1 절연막을 피복하는 스텝, 상기 제3 절연막의 평탄한 상면에 그 제3 절연막보다 에칭속도가 작은 재료로 이루어지는 마스크막을 퇴적한 후 그 마스크막 중 서로 인접하는 비트선도체사이에 위치하는 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 상기 마스크막의 개구영역에 노출하는 제3 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하는 캐패시터용 접속구멍을 상기 제1 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 캐패시터용 접속구멍을 형성한 후 이 얻어진 반도체기판상에 도체막을 퇴적한 후 그 도체막을 패터닝하는 것에 의해 상기 정보축적용 캐패시터에 있어서의 제1 전극의 일부를 형성하는 스텝을을 갖는 반도체집적회로장치의 제조방법.
제15항에 있어서, 상기 제1 절연막은 질화실리콘의 반도체집적회로장치의 제조방법.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선도체, 상기 워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체 및 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 상기 워드선도체의 상면 및 측면을 제1 절연막, 상기 비트선도체의 상면 및 측면을 피복하는 제2 절연막, 상기 제1 절연막을 그것과 접촉해서 피복하는 상면이 평탄한 제3 절연막, 상기 제1 절연막에 의해서 자기정합적으로 규정된 상태에서 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하도록 개구된 하부 접속구멍, 상기 하부 접속구멍내에 매립된 제1 도체막, 상기 제2 절연막에 의해서 자기정합적으로 규정된 상태에서 상기 제1 도체막의 상면이 노출하도록 개구된 상부 접속구멍 및 상기 상부 접속구멍내에 상기 제1 도체막과 전기적으로 접속된 상태에서 형성된 제2 도체막을 갖는 반도체집적회로장치.
제17항에 있어서, 상기 제1 및 제2 절연막은 질화실리콘인 반도체집적회로장치.
제17항에 있어서, 상기 제1 도체막 및 제2 도체막은 상기 메모리셀의 정보축적용의 캐패시터에 있어서의 하부전극의 일부인 반도체집적회로장치.
반도체기판의 주표면의 상부에 제1 절연막을 개재시켜서 제1도체를 형성하는 스텝, 상기 반도체기판의 주표면내에 있어서, 제1 도체의 양측에 반도체영역을 형성하는 스텝, 상기 제1 도체의 상면 및 측면을 제2 절연막으로 피복하는 스텝, 얻어진 기판상에 상기 제2 절연막보다 에칭속도가 큰 제3 절연막을 형성하는 스텝, 상기 제3 절연막의 상면을 평탄화하는 스텝 및 에칭에 의해 상기 반도체영역 중 미리 정해진 반도체영역에 대해서 상기 평탄화된 상면을 갖는 제3 절연막을 관통하는 제1 접속구멍을 형성하는 스텝을 갖고, 상기 제3 절연막을 형성하는 스텝에 있어서의 상기 제2 절연막은 상기 제3 절연막과 접촉해서 그 하부에 존재하고, 상기 제1 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제3 절연막은 상기 제1 접속구멍에 대한 해상도를 개선하고 상기 제2 절연막은 그 에칭속도가 비교적 작으므로 상기 제1 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 반도체집적회로장치의 제조방법.
상기 제1 접속구멍을 도체재료로 충전하는 스텝, 상기 도체재료상 및 상기 평탄화된 상면을 갖는 제2 절연막상에 거의 평탄한 상면을 갖는 제4 절연막을 형성하는 스텝 및 에칭에 의해 상기 반도체영역중 나머지 반도체영역에 대해서 상기 제4 및 제3 절연막을 관통하는 제2 접속구멍을 형성하는 스텝을 더 갖고, 상기 제2 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제4 절연막은 상기 제2 접속구멍에 대한 해상도를 개선하고, 상기 제2 절연막은 그 에칭속도가가 비교적 작으므로 상기 제2 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 하는 반도체장치의 제조방법.
제21항에 있어서, 상기 제2 접속구멍을 통해서 상기 나머지 반도체영역과 접촉하도록 연장해서 존재하고 또한 상기 제4 절연막상에 상기 제1도체를 횡단하는 방향으로 연장해서 존재하는 제2 도체를 형성하는 스텝, 상기 제2도체의 상면 및 측면을 제5 절연막으로 피복하는 스텝 상기 제4 절연막상 및 상기 제5 절연막상에 제5 절연막보다 에칭속도가 큰 제6 절연막을 형성하는 스텝, 상기 제6 절연막의 상면을 평탄화하는 스텝, 에칭에 의해 상기 평탄화된 상면을 갖는 제6 절연막과 상기 제4 절연막을 관통하고, 상기 제1 접속구멍내의 도체재료에 도달하는 연장구멍을 형성하는 스텝, 상기 제1 접속구멍내에 도체재료상 및 상기 연장구멍의 내벽상에 도체막을 형성하는 스텝 및 상기 제1 접속구멍내의 도체재료상의 도체막을 전극으로서 사용해서 상기 제2 도체막의 상부에 캐패시터를 형성하는 스텝을 더 갖고, 상기 제6 절연막을 형성하는 스텝에 있어서의 상기 제5 절연막은 상기 제6 절연막과 접촉해서 그 하부에 존재하고, 상기 연장구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제6 절연막은 상기 연장구멍에 대한 해상도를 개선하고, 상기 제5 절연막은 그 에칭속도가 비교적 작으므로 상기 제2 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 하는 반도체장치의 제조방법.
반도체기판의 주표면의 상부에 제1 절연막을 개재시켜서 제1도체를 형성하는 스텝, 상기 반도체기판의 주표면내에 있어서, 제1 도체의 양측에 반도체영역을 형성하는 스텝, 상기 제1 도체의 상면 측면을 제2 절연막으로 피복하는 스텝, 얻어진 기판상에 상기 제2 절연막보다 에칭속도가 큰 제3 절연막을 형성하는 스텝, 상기 제3 절연막의 상면을 평탄화하는 스텝, 에칭에 의해 상기 반도체영역 중 미리 정해진 반도체영역에 대해서 상기 제3 절연막을 관통하는 제1 접속구멍을 형성하는 스텝, 상기 제1 접속구멍을 통해서 상기 미리 정해진 반도체영역과 접촉하도록 연장해서 존재하고 또한 상기 제3 절연막상에 상기 제1 도체를 횡단하는 방향으로 연장해서 존재하는 제2 도체를 형성하는 스텝, 상기 제2 도체이 상면 및 측면을 제4 절연막으로 피복하는 스텝, 상기 제3 절연막상 및 상기 제4 절연막상에 제4 절연막보다 에칭솓도가가 큰 제5 절연막으로 형성하는 스텝, 상기 제5 절연막의 상면을 평탄화하는 스텝 및 에칭에 의해 상기 평탄화된 상면을 갖는 제5 절연막과 상기 제3 절연막을 관통하고 상기 반도체영역중 나머지 반도체영역에 도달하는 제2 접속구멍을 형성하는 스텝을 갖고, 상기 제3 절연막을 형성하는 스텝에 있어서의 상기 제2 절연막은 상기 제3 절연막과 접촉해서 그 하부에 존재하고, 상기 제1 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제3 절연막은 상기 제1 접속구멍에 대한 해상도를 개선하고 상기 제2 절연막은 그 에칭속도가가 비교적 작으므로 상기 제1 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 하고, 상기 제5 절연막을 형성하는 스텝에 있어서의 상기 제4 절연막은 상기 제5 절연막과 접촉해서 그 하부에 존재하고, 상기 제2 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제5 절연막은 상기 제2 접속구멍에 대한 해상도를 개선하고 상기 제2 절연막 및 제4 절연막은 그 에칭속도가 비교적 작으므로 각각 상기 제2 접속구멍에 대한 상기 제1 도체 및 제2도체의 폭방향에서의 잉여의 에칭을 제한하는 작용을 하는 것을 반도체장치의 제조방법.
제23항에 있어서, 상기 나머지 반도체영역상 및 상기 제2 접속구멍의 내벽상에 도체막을 형성하는 스텝 및 상기 도체막을 전극으로서 사용해서 상기 제2 도체의 상부에 캐패시터를 형성하는 스텝을 더 갖는 반도체장치의 제조방법.
반도체기판의 주표면의 상부에 제1 절연막을 개재시켜서 제1도체를 형성하는 스텝, 상기 반도체기판의 주표면내에 있어서 제1 도체의 양측에 반도체영역을 형성하는 스텝, 상기 제1 도체의 상면 및 측면을 제2 절연막으로 피복하는 스텝, 얻어진 기판상에 상기 제2 절연막보다 에칭속도가 큰 제3 절연막을 형성하는 스텝, 상기 제3 절연막의 상면을 평탄화하는 스텝, 상기 제3 절연막의 평탄화된 상면상에 제1패턴화된 마스크막을 형성하는 스텝, 상기 제1 패턴화된 마스크막을 사용해서 에칭에 의해 상기 반도체영역 중 미리 정해진 반도체영역에 대해서 상기 평탄화된 상면을 갖는 제3 절연막을 관통하는 제1 접속구멍을 형성하는 스텝, 상기 제1접속구멍을 도체재료로 충전하는 스텝, 거의 평탄한 상면을 갖고 상기 도체재료상 및 상기 평탄화된 상면을 갖는 제2 절연막상에 제4 절연막을 형성하는 스텝, 상기 제4 절연막상에 제2 패턴화된 마스크막을 형성하는 스텝, 상기 제2 패턴화된 마스크막을 사용해서 에칭에 의해 상기 반도체영역중 나머지 반도체영역에 대해서 상기 제4 및 제3 절연막을 관통하는 제2 접속구멍을 형성하는 스텝, 상기 제2 접속구멍을 통해서 상기 나머지 반도체영역과 접촉하도록 연장해서 존재하고 또한, 상기 제4절연막상에 상기 제1도체를 횡단하는 방향으로 연장해서 존재하는 제2 도체를 형성하는 스텝, 상기 제2 도체의 상면 및 측면을 제5 절연막으로 피복하는 스텝, 상기 제4 절연막상과 상기 제5 절연막상에 제5 절연막보다 에칭속도가 큰 제6 절연막을 형성하는 스텝, 상기 제6 절연막의 상면의 평탄화하는 스텝, 상기 제6 절연막상에 제3 패턴화된 마스크막을 형성하는 스텝, 상기 제3 패턴화된 마스크막을 사용해서 에칭에 의해 상기 평탄화된 상면을 갖는 제6 절연막 및 상기 제4 절연막을 관통하고 상기 제1 접속구멍내의 도체재료에 도달하는 연장구멍을 형성하는 스텝, 상기 제1 접속구멍내의 도체재료상과 상기 연장구멍의 내벽상에 도체막을 형성하는 스텝 및 상기 제1 접속구멍내에 도체재료상의 도체막을 전극으로서 사용해서 상기 제2 도체의 상부에 캐패시터를 형성하는 스텝을 갖고, 상기 제3 절연막을 형성하는 스텝에 있어서의 상기 제2 절연막은상기 제3 절연막과 접촉해서 그 하부에 존재하고, 상기 제1 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제3 절연막은 상기 제1 접속구멍에 대한 해상도를 개선하고 상기 제2 절연막은 그 에칭속도가 비교적 작으므로 상기 제1 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 하고, 상기 제2 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제4 절연막은 상기 제2 접속구멍에 대한 해상도를 개선하고 사익 제2 절연막은 그 에칭속도가 비교적 작으므로 상기 제2 접속구멍에 대한 상기 제1 도체의 폭방향의 잉여의 에칭을 제한하는 작용을 하고, 상기 제6 절연막을 형성하는 스텝에 있어서의 상기 제5 절연막은 상기 제6 절연막과 접촉해서 그 하부에 존재하고, 상기 연장구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상을 갖는 제6 절연막은 상기 연장구멍에 대한 해상도를 개선하고 상기 제5 절연막은 그 에칭속도가 비교적 작으므로 상기 제2 접속구멍에 대한 상기 제2 도체의 폭방향의 잉여의 에칭을 제한하는 작용을 하는 반도체장치의 제조방법.
주표면을 갖는 반도체기판, 그 측면 및 상면이 제2 절연막으로 피복되어 있고 제1 절연막을 거쳐서 상기 반도체기판의 주표면의 상부에 서로 간격을 두어서 배치된 배선도체, 상기 배선도체 사이의 상기 반도체기판의 주표면내에 형성된 반도체영역, 배선도체 사이의 공간과 공동해서 상기 반도체영역을 위한 접속구멍을 형성하고 상기 제2 절연막상에 그것과 접촉해서 형성되고 상기 제2 절연막보다 큰 에칭속도를 갖는 층간절연막 및 상기 층간절연막내에 마련된 접속도체를 갖는 반도체장치.
제26항에 있어서, 상기 제2 절연막은 질화실리콘으로 형성되어 있는 반도체장치.