Claims (27)
반도체기판 상부에 여러개의 배선도체를 형성하는 스텝, 상기 배선도체의 상면 및 측면을 제1 절연막에 의해서 피복하는 스탭, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제2 절연막을 형성해서 상기 제1 절연막을 상기 제2 절연막으로 피복하는 스텝, 상기 제2 절연막의 평탄한 상면상에 그 절연막보다 에칭속도가 작은 재료로 이루어지는 마스크막을 퇴적한 후 그 마스크막 중 상기 서로 인접하는 여러개의 배선도체 사이에 위치하는 접속구멍 형성영역을 개구하는 스텝 및 상기 마스크막의 개구영역에 노출하는 상기 제2 절연막의 부분을 에칭제거하는 것에 의해 상기 제1 절연막에 의해서 자기정합적으로 규정되는 접속구멍을 형성하는 스텝을 갖는 반도체장치의 제조방법.A step of forming a plurality of wiring conductors on the semiconductor substrate, a step of covering the upper surface and the side surface of the wiring conductor by a first insulating film, a step of forming, on the obtained semiconductor substrate, A step of forming a second insulating film and covering the first insulating film with the second insulating film, depositing a mask film made of a material having a lower etching rate than that of the insulating film on the flat upper surface of the second insulating film, A step of opening a connection hole formation region located between adjacent wiring conductors and a step of etching and removing the portion of the second insulation film exposed in the opening region of the mask film so that the first insulation film is self- And a step of forming a connection hole to be formed on the semiconductor substrate.
제1항에 있어서, 상기 접속구멍을 형성한 후의 얻어진 반도체기판상에 도체막을 퇴적한 후, 그 도체막을 에칭백하는 것에 의해 상기 접속구멍내에 도체막을 매립하는 스텝을 더 갖는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, further comprising the step of depositing a conductor film on the obtained semiconductor substrate after forming the connection hole, and then etching back the conductor film to thereby fill the conductor film in the connection hole.
제2항에 있어서, 상기 제1 절연막은 질화실리콘으로 이루어지고, 상기 마스크막 및 상기 도체막이 저저항 폴리실리콘으로 이루어지는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 2, wherein the first insulating film is made of silicon nitride, and the mask film and the conductor film are made of low-resistance polysilicon.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선, 상기워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체, 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 반도체기판의 상부에 여러개의 워드선도체를 형성하는 스텝, 상기 워드선도체의 상면 및 측면을 제1 절연막에 의해서 피복하는 스텝, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제2 절연막을 형성하고, 상기 제1 절연막을 상기 제2 절연막으로 피복하는 스텝, 상기 제2 절연막의 평탄한 상면상에 그 제2 절연막보다 에칭속도가 작은 재료로 이루어지는 제1 마스크막을 퇴적한 후 그 제1 마스크막 중 상기 서로 인접하는 워드선도체 사이에 위치하는 하부 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 상기 제1 마스크막의 개구영역에 노출하는 제2 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하는 하부 캐패시터용 접속구멍을 상기 제1 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 하부 캐패시터용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제1 도체막을 퇴적한 후 그 제1 도체막을 에칭백하는 것에 의해 상기 하부 캐패시터용 접속구멍내에 제1 도체막을 매립하는 스텝을 갖는 반도체장치의 제조방법.A bit line conductor arranged so as to traverse the word line conductor above the word line conductor, a bit line conductor arranged to cross the word line conductor above the bit line conductor, A method of manufacturing a semiconductor integrated circuit device having a DRAM having a memory cell of a capacitor over bit line structure including a capacitor, the method comprising the steps of: forming a plurality of word line conductors on a semiconductor substrate; A step of forming a flat second insulating film of an upper surface made of a material having a higher etching rate than that of the first insulating film on the obtained semiconductor substrate by coating the first insulating film with the second insulating film, , A first mask film made of a material having a lower etching rate than that of the second insulating film is deposited on a flat upper surface of the second insulating film A step of opening a connection hole formation region for a lower capacitor located between the adjacent word line conductors of the first mask film and a step of etching the portion of the second insulation film exposed in the opening region of the first mask film A step of opening a connection hole for a lower capacitor exposed by a first semiconductor region of the memory cell selection MISFET in a state where the connection hole for the lower capacitor is defined by the first insulating film in a self-aligning manner; And the step of filling the first conductor film in the connection hole for the lower capacitor by etching back the first conductor film after depositing the first conductor film on the lower capacitor connection hole.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선도체, 상기워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체, 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 상기 반도체기판의 상부에 여러개의 워드선도체를 형성하는 스텝, 상기 워드선도체의 상면 및 측면을 제1 절연막에 의해서 피복하는 스텝, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제2 절연막을 형성하고, 상기 제1 절연막을 상기 제2 절연막으로 피복하는 스텝, 상기 제2 절연막의 평탄한 상면에 그 제2 절연막보다 에칭속도가 작은 재료로 이루어지는 제2 마스크막을 퇴적한 후 그 제2 마스크막 중 서로 인접하는 워드선도체 사이에 위치하는 비트선용 접속구멍 형성영역을 개구하는 스텝, 상기 제2 마스크막의 개구영역에 노출하는 제2 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하는 비트선용 접속구멍을 상기 제1 절연막에 의해서 자기정합으로 규정한 상태에서 개구하는 스텝 및 상기 비트선용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제2 도체막을 퇴적한 후 그 제2 도체막을 패터닝하는 것에 의해 상기 비트선도체를 형성하는 스텝을 갖는 반도체집적회로장치의 제조방법.A word line conductor functioning also as a gate electrode of a memory cell selection MISFET formed on a semiconductor substrate; a bit line conductor arranged so as to traverse the word line conductor above the word line conductor; And a capacitor over-bit line structure including a capacitor of a capacitor, the method comprising the steps of: forming a plurality of word-line conductors on the semiconductor substrate; Forming a second insulating film having a flat upper surface made of a material having a higher etching rate than that of the first insulating film on the semiconductor substrate; forming a first insulating film on the first insulating film; A second mask film made of a material having a lower etching rate than that of the second insulating film is formed on a flat upper surface of the second insulating film A step of opening a bit-line connection hole formation region located between adjacent word line conductors of the second mask film after etching, a step of etching the portion of the second insulation film exposed in the opening region of the second mask film A step of opening a bit-line connecting hole exposed by a first semiconductor region of the memory cell selecting MISFET in a state of being self-aligned by the first insulating film; and a step of forming a bit- And forming the bit-line conductor by patterning the second conductor film after depositing the second conductor film.
제5항에 있어서, 상기 비트선도체의 상면 및 측면을 제3 절연막에 의해서 피복하는 스탭, 상기 제2 절연막상에 상기 제3 절연막보다 에칭속도가 큰 재료로 이루어지는 상면이 평탄한 제4 절연막을 퇴적해서 상기 제3 절연막을 상기 제4 절연막으로 피복하는 스텝, 상기 제4 절연막의 평탄한 상면상에 상기 제4 절연막보다 에칭속도가 작은 재료로 이루어지는 제3 마스크막을 퇴적한 후 그 제3 마스크막 중 서로 인접하는 워드선도체 사이 및 서로 인접하는 비트선도체 사이에 위치하는 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 제3 마스크막의 개구영역에 노출하는 상기 제2 절연막 및 제4 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제2 반도체영역이 노출하는 캐패시터용 접속구멍을 상기 제1 절연막, 상기 제3 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 캐패시터용 접속구멍을 형성한 후의 얻어진 반도체 기판상에 제3 도체막을 퇴적한 후 그 제3 도체막을 패터닝하는 것에 의해 상기 정보축적용의 캐패시터에 있어서의 제1 전극의 일부를 형성하는 스텝을 더 갖는 반도체집적회로장치의 제조방법.6. A method of manufacturing a bit line conductor according to claim 5, further comprising the steps of: covering a top surface and a side surface of the bit-line conductor with a third insulating film; depositing a fourth insulating film on the second insulating film, the fourth insulating film being made of a material having a higher etching rate than that of the third insulating film, Depositing a third mask film made of a material having a lower etching rate than that of the fourth insulating film on the flat upper surface of the fourth insulating film; A step of opening a capacitor connection hole formation region located between adjacent word line conductors and between bit line conductors adjacent to each other; etching the portions of the second insulating film and the fourth insulating film exposed in the opening region of the third mask film; The capacitor connection hole exposed by the second semiconductor region of the memory cell selection MISFET is formed by the first insulating film and the third insulating film And a third conductor film is deposited on the obtained semiconductor substrate after the step of forming the capacitor connection hole, and the third conductor film is patterned to form a capacitor on the information axis capacitor And forming a part of the first electrode in the step of forming the first electrode.
제6항에 있어서, 상기 DRAM은 여러개의 MISFET를 포함하는 주변회로를 구비하고, 상기 제1 절연막은 주변회로용의 MISFET의 게이트 전극의 상면 및 측면에 형성되는 절연막과 동시에 형성하는 반도체집적회로장치의 제조방법.7. The semiconductor integrated circuit device according to claim 6, wherein the DRAM comprises a peripheral circuit including a plurality of MISFETs, wherein the first insulating film is formed on the upper surface and side surfaces of the gate electrode of the MISFET for peripheral circuits, ≪ / RTI >
제6항에 있어서, 상기 제1 및 제3 절연막은 질화실리콘으로 이루어지고, 상기 제2 마스크막, 상기 제3 마그스크막, 상기 제2 도체막 및 상기 제3 도체막은 저저항 폴리실리콘으로 이루어지는 반도체집적회로장치의 제조방법.7. The semiconductor device according to claim 6, wherein the first and third insulating films are made of silicon nitride, and the second mask film, the third magic film, the second conductor film, and the third conductor film are made of low- A method of manufacturing a semiconductor integrated circuit device.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선도체, 상기 워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체 및 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 반도체기판상부에 여러개의 워드선도체를 형성하는 스텝, 상기 워드선도체의 상면 및 측면을 제1 절연막에 의해서 피복하는 스텝, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제2 절연막을 형성해서 상기 제1 절연막을 상기 제2 절연막으로 피복하는 스텝, 상기 제2 절연막의 평탄한 상면에 그 제2 절연막보다 에칭속도가 작은 재료로 이루어지는 제1 마스크막을 퇴적한 후 그 제1 마스크막 중 서로 인접하는 워드선도체 사이에 위치하는 하부 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 상기 제1 마스크막의 개구영역에 노출하는 제2 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하는 하부 캐패시터용 접속구멍을 상기 제1 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝, 상기 하부 캐패시터용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제1 도체막을 퇴적한 후 그 제1 도체막을 에칭백하는 것에 의해 상기 하부 캐패시터용 접속구멍내에 제1 도체막을 매립하는 스텝, 상기 제1 도체막의 매립스텝 후 거의 평탄한 상면을 갖고, 상기 제2 절연막의 평탄한 상면상에 제3 절연막을 퇴적하는 스텝, 상기 제3 절연막상에 상기 제2 절연막 및 상기 제3 절연막보다 에칭속도가 작은 재료로 이루어지는 제2 마스크막을 퇴적한 후, 그 제2 마스크막 중 서로 인접하는 워드선도체 사이에 위치하는 비트선용 접속구멍 형성영역을 개구하는 스텝, 상기 제2 마스크막의 개구영역에 노출하는 제3 절연막과 제2 절연막을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제2 반도체영역이 노출하는 비트선 접속구멍 상기 제1 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 비트선용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제2 도체막을 퇴적한 후 이 제2 도체막을 패터닝하는 것에 의해 상기 비트선도체를 형성하는 스텝을 갖는 반도체집적회로장치의 제조방법.A word line conductor functioning also as a gate electrode of a memory cell selection MISFET formed on a semiconductor substrate, a bit line conductor arranged so as to traverse the word line conductor above the word line conductor, and an information side application circuit A method for manufacturing a semiconductor integrated circuit device having a DRAM including a memory cell of a capacitor over bit line structure including a capacitor, comprising the steps of: forming a plurality of word line conductors on a semiconductor substrate; Forming a second insulating film having a flat upper surface made of a material having a higher etching rate than that of the first insulating film on the obtained semiconductor substrate so as to cover the first insulating film with the second insulating film, A first mask film made of a material having a lower etching rate than that of the second insulating film is deposited on a flat upper surface of the second insulating film A step of opening a connection hole formation region for a lower capacitor which is located between adjacent word line conductors of the first mask film and a step of etching the portion of the second insulation film exposed in the opening region of the first mask film A step of opening a connection hole for a lower capacitor exposed by a first semiconductor region of the memory cell selection MISFET in a state in which the connection hole for the lower capacitor is defined by the first insulating film in a self-aligning manner; A step of filling the first conductor film in the connection hole for the lower capacitor by etching back the first conductor film after depositing the first conductor film on the first conductor film after the embedding step of the first conductor film, 2) depositing a third insulating film on a flat upper surface of the insulating film, forming a second insulating film on the third insulating film, A step of depositing a second mask film made of a material having a lower etching rate and then opening a bit line connecting hole formation region located between adjacent word line conductors in the second mask film; The bit line connecting hole exposed by the second semiconductor region of the memory cell selecting MISFET is etched away by etching to remove the third insulating film and the second insulating film, And a step of forming the bit line conductor by depositing a second conductor film on the obtained semiconductor substrate after forming the bit line connecting hole and then patterning the second conductor film.
제9항에 있어서, 상기 DRAM은 여러개의 MISFET를 포함하는 주변회로를 구비하고, 상기 제1 절연막을 주변회로용의 MISFET의 게이트전극의 상면 및 측면에 형성되는 절연막과 동시에 형성하는 반도체집적회로장치의 제조방법.The semiconductor integrated circuit device according to claim 9, wherein the DRAM comprises a peripheral circuit including a plurality of MISFETs, and the first insulating film is formed at the same time as an insulating film formed on the upper surface and side surfaces of the gate electrode of the MISFET for peripheral circuits, ≪ / RTI >
제9항에 있어서, 상기 제1 마스크막, 상기 제2 마스크막, 상기 제1 도체막 및 상기 제2 도체막이 저저항 폴리실리콘으로 이루어지는 반도체집적회로장치의 제조방법.10. The method for manufacturing a semiconductor integrated circuit device according to claim 9, wherein the first mask film, the second mask film, the first conductor film and the second conductor film are made of low-resistance polysilicon.
제9항에 있어서, 상기 비트선도체의 상면 및 측면을 제4 절연막에 의해서 피복하는 스텝, 상기 제3 절연막상에 상기 제4 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제5 절연막을 퇴적해서 상기 제4 절연막을 상기 제3 절연막으로 피복하는 스텝, 상기 제5 절연막의 평탄한 상면에 그 제5 절연막보다 에칭속도가 작은 재료로 이루어지는 제3 마스크막을 퇴적한 후 그 제3 마스크막 중 상부 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 상기 제3 마스크막의 개구영역에 노출하는 제5 절연막의 부분과 제3 절연막의 부분을 에칭제거하는 스텝에 의해 상기 하부 캐패시터용 접속구멍내에 매립된 제1 도체막이 노출하는 상부 캐패시터용 접속구멍을 상기 제4 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 상부 캐패시터용 접속구멍을 형성한 후의 얻어진 반도체기판상에 제3 도체막을 퇴적한 후 그 제3 도체막을 패터닝하는 것에 의해 상기 정보축적용 캐패시터에 있어서의 제1 전극의 일부를 형성하는 스텝을 더 갖는 반도체집적회로장치의 제조방법.The method of manufacturing a bit line conductor according to claim 9, further comprising the steps of: covering an upper surface and a side surface of the bit line conductor with a fourth insulating film; depositing a flat fifth insulating film of a material having a higher etching rate than the fourth insulating film on the third insulating film A third mask film made of a material having a lower etching rate than that of the fifth insulating film is deposited on the flat upper surface of the fifth insulating film, The step of etching the portion of the fifth insulating film and the portion of the third insulating film exposed in the opening region of the third mask film to etch away the portion of the third insulating film, A step of opening a connection hole for an upper capacitor through which the film is exposed in a state of being self-aligned with the fourth insulating film; Further comprising the step of forming a part of the first electrode in the information storage capacitor by depositing a third conductor film on the obtained semiconductor substrate after forming the connecting hole for the sheater and patterning the third conductor film, A method of manufacturing an integrated circuit device.
제12항에 있어서, 상기 DRAM은 여러개의 MISFET를 포함하는 주변회로를 구비하고, 상기 제1 절연막을 주변회로용의 MISFET의 게이트 전극의 상면 및 측면에 형성되는 절연막과 동시에 형성하는 반도체집적회로장치의 제조방법.13. The semiconductor integrated circuit device according to claim 12, wherein the DRAM comprises a peripheral circuit including a plurality of MISFETs, and the first insulating film is formed simultaneously with an insulating film formed on the upper surface and side surfaces of the gate electrode of the peripheral circuit MISFET ≪ / RTI >
제12항에 있어서, 상기 제1 및 제4 절연막을 질화실리콘으로 이루어지고, 상기 제1 마스크막, 상기 제2 마스크막, 상기 제3 마스크막, 상기 제1 도체막, 상기 제2 도체막, 및 상기 제3 도체막은 저저항 폴리실리콘으로 이루어지는 반도체집적회로장치의 제조방법.13. The semiconductor device according to claim 12, wherein the first and fourth insulating films are made of silicon nitride, and the first mask film, the second mask film, the third mask film, the first conductor film, And the third conductor film is made of low-resistance polysilicon.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선도체, 상기 워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체, 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 상기 비트선의 상면 및 측면을 제1 절연막에 의해서 피복하는 스텝, 얻어진 반도체기판상에 상기 제1 절연막보다 에칭속도가 큰 재료로 이루어지는 상면의 평탄한 제3 절연막을 형성해서 상기 제1 절연막을 피복하는 스텝, 상기 제3 절연막의 평탄한 상면에 그 제3 절연막보다 에칭속도가 작은 재료로 이루어지는 마스크막을 퇴적한 후 그 마스크막 중 서로 인접하는 비트선도체사이에 위치하는 캐패시터용 접속구멍 형성영역을 개구하는 스텝, 상기 마스크막의 개구영역에 노출하는 제3 절연막의 부분을 에칭제거하는 것에 의해 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하는 캐패시터용 접속구멍을 상기 제1 절연막에 의해서 자기정합적으로 규정한 상태에서 개구하는 스텝 및 상기 캐패시터용 접속구멍을 형성한 후 이 얻어진 반도체기판상에 도체막을 퇴적한 후 그 도체막을 패터닝하는 것에 의해 상기 정보축적용 캐패시터에 있어서의 제1 전극의 일부를 형성하는 스텝을을 갖는 반도체집적회로장치의 제조방법.A word line conductor functioning also as a gate electrode of a memory cell selection MISFET formed on a semiconductor substrate; a bit line conductor arranged so as to traverse the word line conductor above the word line conductor; A capacitor over-bit line structure including a capacitor, the method comprising the steps of: covering an upper surface and a side surface of the bit line with a first insulating film; Forming a third insulating film of flat upper surface made of a material having a higher etching rate than that of the first insulating film so as to cover the first insulating film; forming a mask made of a material having a lower etching rate than that of the third insulating film on the flat upper surface of the third insulating film After the film is deposited, a capacitor connection hole is formed between the bit line conductors adjacent to each other in the mask film Etching the portion of the third insulating film exposed in the opening region of the mask film to expose the capacitor connection hole in which the first semiconductor region of the memory cell selecting MISFET is exposed by the first insulating film, A step of opening in a state defined in a coincident manner and a step of depositing a conductor film on the obtained semiconductor substrate after the formation of the capacitor connection hole and patterning the conductor film, And forming a part of the semiconductor integrated circuit device.
제15항에 있어서, 상기 제1 절연막은 질화실리콘의 반도체집적회로장치의 제조방법.16. The method of manufacturing a semiconductor integrated circuit device according to claim 15, wherein the first insulating film is silicon nitride.
반도체기판상에 형성한 메모리셀 선택 MISFET의 게이트전극으로서도 작용하는 워드선도체, 상기 워드선도체의 상층에 상기 워드선도체를 횡단하도록 배치된 비트선도체 및 상기 비트선도체의 상층에 정보측적용의 캐패시터를 포함하는 캐패시터 오버 비트선구조의 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, 상기 워드선도체의 상면 및 측면을 제1 절연막, 상기 비트선도체의 상면 및 측면을 피복하는 제2 절연막, 상기 제1 절연막을 그것과 접촉해서 피복하는 상면이 평탄한 제3 절연막, 상기 제1 절연막에 의해서 자기정합적으로 규정된 상태에서 상기 메모리셀 선택 MISFET의 제1 반도체영역이 노출하도록 개구된 하부 접속구멍, 상기 하부 접속구멍내에 매립된 제1 도체막, 상기 제2 절연막에 의해서 자기정합적으로 규정된 상태에서 상기 제1 도체막의 상면이 노출하도록 개구된 상부 접속구멍 및 상기 상부 접속구멍내에 상기 제1 도체막과 전기적으로 접속된 상태에서 형성된 제2 도체막을 갖는 반도체집적회로장치.A word line conductor functioning also as a gate electrode of a memory cell selection MISFET formed on a semiconductor substrate, a bit line conductor arranged so as to traverse the word line conductor above the word line conductor, and an information side application circuit And a capacitor over-bit line structure including a capacitor, wherein the upper surface and the side surface of the word line body are divided into a first insulating film, an upper surface and a side surface of the bit line conductor A third insulating film covering the first insulating film in contact with the first insulating film; a second insulating film covering the second insulating film; and a third insulating film covering the first insulating film in contact with the third insulating film, the third insulating film being exposed in a state where the first semiconductor region of the memory cell selecting MISFET is exposed A first conductive film buried in the lower connection hole, an upper surface of the lower conductive film which is self-aligned with the second insulating film, The semiconductor integrated circuit device having a second conductive film formed in the first conductor film is an upper surface of the upper opening so as to expose the connection hole and the first conductor film and electrically connected into the upper connection hole in the state.
제17항에 있어서, 상기 제1 및 제2 절연막은 질화실리콘인 반도체집적회로장치.18. The semiconductor integrated circuit device according to claim 17, wherein the first and second insulating films are silicon nitride.
제17항에 있어서, 상기 제1 도체막 및 제2 도체막은 상기 메모리셀의 정보축적용의 캐패시터에 있어서의 하부전극의 일부인 반도체집적회로장치.18. The semiconductor integrated circuit device according to claim 17, wherein the first conductor film and the second conductor film are part of a lower electrode in a capacitor for information storage of the memory cell.
반도체기판의 주표면의 상부에 제1 절연막을 개재시켜서 제1도체를 형성하는 스텝, 상기 반도체기판의 주표면내에 있어서, 제1 도체의 양측에 반도체영역을 형성하는 스텝, 상기 제1 도체의 상면 및 측면을 제2 절연막으로 피복하는 스텝, 얻어진 기판상에 상기 제2 절연막보다 에칭속도가 큰 제3 절연막을 형성하는 스텝, 상기 제3 절연막의 상면을 평탄화하는 스텝 및 에칭에 의해 상기 반도체영역 중 미리 정해진 반도체영역에 대해서 상기 평탄화된 상면을 갖는 제3 절연막을 관통하는 제1 접속구멍을 형성하는 스텝을 갖고, 상기 제3 절연막을 형성하는 스텝에 있어서의 상기 제2 절연막은 상기 제3 절연막과 접촉해서 그 하부에 존재하고, 상기 제1 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제3 절연막은 상기 제1 접속구멍에 대한 해상도를 개선하고 상기 제2 절연막은 그 에칭속도가 비교적 작으므로 상기 제1 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 반도체집적회로장치의 제조방법.Forming a first conductor on the main surface of the semiconductor substrate by interposing a first insulating film therebetween; forming a semiconductor region on both sides of the first conductor in the main surface of the semiconductor substrate; Forming a third insulating film having a higher etching rate than that of the second insulating film on the obtained substrate, a step of planarizing an upper surface of the third insulating film, and a step of etching the upper surface of the semiconductor region And forming a first connection hole penetrating a third insulating film having the planarized upper surface with respect to a predetermined semiconductor region, wherein the second insulating film in the step of forming the third insulating film includes a first insulating film, And the third insulating film having the planarized upper surface in the step of forming the first connection hole is in contact with the first connection hole, Improving the resolution, and the second insulating film is a method of etching speed is relatively small, so the effect of limiting the excess of the etching for the first connection hole semiconductor integrated circuit device.
상기 제1 접속구멍을 도체재료로 충전하는 스텝, 상기 도체재료상 및 상기 평탄화된 상면을 갖는 제2 절연막상에 거의 평탄한 상면을 갖는 제4 절연막을 형성하는 스텝 및 에칭에 의해 상기 반도체영역중 나머지 반도체영역에 대해서 상기 제4 및 제3 절연막을 관통하는 제2 접속구멍을 형성하는 스텝을 더 갖고, 상기 제2 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제4 절연막은 상기 제2 접속구멍에 대한 해상도를 개선하고, 상기 제2 절연막은 그 에칭속도가가 비교적 작으므로 상기 제2 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 하는 반도체장치의 제조방법.Forming a fourth insulating film having a substantially flat upper surface on the conductive material and the second insulating film having the planarized upper surface; Forming a second connection hole penetrating the fourth and third insulation films with respect to a region of the second insulation film; and forming a fourth insulation film having the planarized upper surface in the step of forming the second connection hole, And the second insulating film has an effect of restricting excess etching with respect to the second connection hole because the etching rate of the second insulating film is relatively small.
제21항에 있어서, 상기 제2 접속구멍을 통해서 상기 나머지 반도체영역과 접촉하도록 연장해서 존재하고 또한 상기 제4 절연막상에 상기 제1도체를 횡단하는 방향으로 연장해서 존재하는 제2 도체를 형성하는 스텝, 상기 제2도체의 상면 및 측면을 제5 절연막으로 피복하는 스텝 상기 제4 절연막상 및 상기 제5 절연막상에 제5 절연막보다 에칭속도가 큰 제6 절연막을 형성하는 스텝, 상기 제6 절연막의 상면을 평탄화하는 스텝, 에칭에 의해 상기 평탄화된 상면을 갖는 제6 절연막과 상기 제4 절연막을 관통하고, 상기 제1 접속구멍내의 도체재료에 도달하는 연장구멍을 형성하는 스텝, 상기 제1 접속구멍내에 도체재료상 및 상기 연장구멍의 내벽상에 도체막을 형성하는 스텝 및 상기 제1 접속구멍내의 도체재료상의 도체막을 전극으로서 사용해서 상기 제2 도체막의 상부에 캐패시터를 형성하는 스텝을 더 갖고, 상기 제6 절연막을 형성하는 스텝에 있어서의 상기 제5 절연막은 상기 제6 절연막과 접촉해서 그 하부에 존재하고, 상기 연장구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제6 절연막은 상기 연장구멍에 대한 해상도를 개선하고, 상기 제5 절연막은 그 에칭속도가 비교적 작으므로 상기 제2 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 하는 반도체장치의 제조방법.22. The method of claim 21, further comprising forming a second conductor extending through the second connection hole to contact the remaining semiconductor region and extending on the fourth insulating film in a direction transverse to the first conductor A step of covering the upper surface and the side surface of the second conductor with a fifth insulating film; forming a sixth insulating film on the fourth insulating film and on the fifth insulating film with a higher etching rate than that of the fifth insulating film; Forming an extended hole penetrating the sixth insulating film and the fourth insulating film having the planarized upper surface by etching and reaching the conductor material in the first connection hole by planarizing the upper surface of the first insulating film, A step of forming a conductor film on a conductor material and on an inner wall of the extending hole in the hole and a step of forming a conductor film on the conductor material in the first connection hole, Wherein the fifth insulating film is in contact with the sixth insulating film so as to be in contact with the sixth insulating film and forming a capacitor in an upper portion of the first insulating film, The sixth insulating film having the planarized upper surface improves the resolution for the extended hole and the fifth insulating film has a relatively small etching rate and thus acts to limit surplus etching for the second connection hole A method of manufacturing a semiconductor device.
반도체기판의 주표면의 상부에 제1 절연막을 개재시켜서 제1도체를 형성하는 스텝, 상기 반도체기판의 주표면내에 있어서, 제1 도체의 양측에 반도체영역을 형성하는 스텝, 상기 제1 도체의 상면 측면을 제2 절연막으로 피복하는 스텝, 얻어진 기판상에 상기 제2 절연막보다 에칭속도가 큰 제3 절연막을 형성하는 스텝, 상기 제3 절연막의 상면을 평탄화하는 스텝, 에칭에 의해 상기 반도체영역 중 미리 정해진 반도체영역에 대해서 상기 제3 절연막을 관통하는 제1 접속구멍을 형성하는 스텝, 상기 제1 접속구멍을 통해서 상기 미리 정해진 반도체영역과 접촉하도록 연장해서 존재하고 또한 상기 제3 절연막상에 상기 제1 도체를 횡단하는 방향으로 연장해서 존재하는 제2 도체를 형성하는 스텝, 상기 제2 도체이 상면 및 측면을 제4 절연막으로 피복하는 스텝, 상기 제3 절연막상 및 상기 제4 절연막상에 제4 절연막보다 에칭솓도가가 큰 제5 절연막으로 형성하는 스텝, 상기 제5 절연막의 상면을 평탄화하는 스텝 및 에칭에 의해 상기 평탄화된 상면을 갖는 제5 절연막과 상기 제3 절연막을 관통하고 상기 반도체영역중 나머지 반도체영역에 도달하는 제2 접속구멍을 형성하는 스텝을 갖고, 상기 제3 절연막을 형성하는 스텝에 있어서의 상기 제2 절연막은 상기 제3 절연막과 접촉해서 그 하부에 존재하고, 상기 제1 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제3 절연막은 상기 제1 접속구멍에 대한 해상도를 개선하고 상기 제2 절연막은 그 에칭속도가가 비교적 작으므로 상기 제1 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 하고, 상기 제5 절연막을 형성하는 스텝에 있어서의 상기 제4 절연막은 상기 제5 절연막과 접촉해서 그 하부에 존재하고, 상기 제2 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제5 절연막은 상기 제2 접속구멍에 대한 해상도를 개선하고 상기 제2 절연막 및 제4 절연막은 그 에칭속도가 비교적 작으므로 각각 상기 제2 접속구멍에 대한 상기 제1 도체 및 제2도체의 폭방향에서의 잉여의 에칭을 제한하는 작용을 하는 것을 반도체장치의 제조방법.Forming a first conductor on the main surface of the semiconductor substrate by interposing a first insulating film therebetween; forming a semiconductor region on both sides of the first conductor in the main surface of the semiconductor substrate; Forming a third insulating film having a higher etching rate than that of the second insulating film on the obtained substrate; performing a step of planarizing an upper surface of the third insulating film; Forming a first connection hole penetrating the third insulating film with respect to a predetermined semiconductor region; forming a first connection hole extending through the first connection hole so as to be in contact with the predetermined semiconductor region, A step of forming a second conductor extending in a direction transverse to the conductor, a step of covering the upper surface and the side surface of the second conductor with a fourth insulating film A step of forming a third insulating film on the third insulating film and a fourth insulating film on the third insulating film and a fourth insulating film having a larger etching degree than the fourth insulating film; And forming a second connection hole penetrating the fifth insulating film and the third insulating film and reaching the remaining semiconductor region of the semiconductor region, wherein the second insulating film in the step of forming the third insulating film includes The third insulating film having the planarized upper surface in the step of forming the first connection hole improves the resolution for the first connection hole and the second insulating film is in contact with the third insulating film, Since the etching rate is relatively small, it functions to limit surplus etching with respect to the first connection hole, The fifth insulating film having the planarized upper surface in the step of forming the second connection hole improves the resolution for the second connection hole, The second insulating film and the fourth insulating film have a relatively small etching rate and thus act to limit excess etching in the width direction of the first conductor and the second conductor with respect to the second connection hole, .
제23항에 있어서, 상기 나머지 반도체영역상 및 상기 제2 접속구멍의 내벽상에 도체막을 형성하는 스텝 및 상기 도체막을 전극으로서 사용해서 상기 제2 도체의 상부에 캐패시터를 형성하는 스텝을 더 갖는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 23, further comprising: forming a conductor film on the remaining semiconductor region and the inner wall of the second connection hole; and forming a capacitor on the second conductor using the conductor film as an electrode ≪ / RTI >
반도체기판의 주표면의 상부에 제1 절연막을 개재시켜서 제1도체를 형성하는 스텝, 상기 반도체기판의 주표면내에 있어서 제1 도체의 양측에 반도체영역을 형성하는 스텝, 상기 제1 도체의 상면 및 측면을 제2 절연막으로 피복하는 스텝, 얻어진 기판상에 상기 제2 절연막보다 에칭속도가 큰 제3 절연막을 형성하는 스텝, 상기 제3 절연막의 상면을 평탄화하는 스텝, 상기 제3 절연막의 평탄화된 상면상에 제1패턴화된 마스크막을 형성하는 스텝, 상기 제1 패턴화된 마스크막을 사용해서 에칭에 의해 상기 반도체영역 중 미리 정해진 반도체영역에 대해서 상기 평탄화된 상면을 갖는 제3 절연막을 관통하는 제1 접속구멍을 형성하는 스텝, 상기 제1접속구멍을 도체재료로 충전하는 스텝, 거의 평탄한 상면을 갖고 상기 도체재료상 및 상기 평탄화된 상면을 갖는 제2 절연막상에 제4 절연막을 형성하는 스텝, 상기 제4 절연막상에 제2 패턴화된 마스크막을 형성하는 스텝, 상기 제2 패턴화된 마스크막을 사용해서 에칭에 의해 상기 반도체영역중 나머지 반도체영역에 대해서 상기 제4 및 제3 절연막을 관통하는 제2 접속구멍을 형성하는 스텝, 상기 제2 접속구멍을 통해서 상기 나머지 반도체영역과 접촉하도록 연장해서 존재하고 또한, 상기 제4절연막상에 상기 제1도체를 횡단하는 방향으로 연장해서 존재하는 제2 도체를 형성하는 스텝, 상기 제2 도체의 상면 및 측면을 제5 절연막으로 피복하는 스텝, 상기 제4 절연막상과 상기 제5 절연막상에 제5 절연막보다 에칭속도가 큰 제6 절연막을 형성하는 스텝, 상기 제6 절연막의 상면의 평탄화하는 스텝, 상기 제6 절연막상에 제3 패턴화된 마스크막을 형성하는 스텝, 상기 제3 패턴화된 마스크막을 사용해서 에칭에 의해 상기 평탄화된 상면을 갖는 제6 절연막 및 상기 제4 절연막을 관통하고 상기 제1 접속구멍내의 도체재료에 도달하는 연장구멍을 형성하는 스텝, 상기 제1 접속구멍내의 도체재료상과 상기 연장구멍의 내벽상에 도체막을 형성하는 스텝 및 상기 제1 접속구멍내에 도체재료상의 도체막을 전극으로서 사용해서 상기 제2 도체의 상부에 캐패시터를 형성하는 스텝을 갖고, 상기 제3 절연막을 형성하는 스텝에 있어서의 상기 제2 절연막은상기 제3 절연막과 접촉해서 그 하부에 존재하고, 상기 제1 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제3 절연막은 상기 제1 접속구멍에 대한 해상도를 개선하고 상기 제2 절연막은 그 에칭속도가 비교적 작으므로 상기 제1 접속구멍에 대한 잉여의 에칭을 제한하는 작용을 하고, 상기 제2 접속구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상면을 갖는 제4 절연막은 상기 제2 접속구멍에 대한 해상도를 개선하고 사익 제2 절연막은 그 에칭속도가 비교적 작으므로 상기 제2 접속구멍에 대한 상기 제1 도체의 폭방향의 잉여의 에칭을 제한하는 작용을 하고, 상기 제6 절연막을 형성하는 스텝에 있어서의 상기 제5 절연막은 상기 제6 절연막과 접촉해서 그 하부에 존재하고, 상기 연장구멍을 형성하는 스텝에 있어서의 상기 평탄화된 상을 갖는 제6 절연막은 상기 연장구멍에 대한 해상도를 개선하고 상기 제5 절연막은 그 에칭속도가 비교적 작으므로 상기 제2 접속구멍에 대한 상기 제2 도체의 폭방향의 잉여의 에칭을 제한하는 작용을 하는 반도체장치의 제조방법.A step of forming a first conductor on a main surface of a semiconductor substrate through a first insulating film, a step of forming a semiconductor region on both sides of the first conductor in the main surface of the semiconductor substrate, Forming a third insulating film having an etching rate higher than that of the second insulating film on the obtained substrate; subjecting the upper surface of the third insulating film to planarization; Forming a first patterned mask film on a surface of the semiconductor substrate; forming a first patterned mask film on the first patterned mask film by etching using the first patterned mask film; A step of forming a connection hole, a step of filling the first connection hole with a conductive material, a step of forming a via hole having a substantially flat upper surface, Forming a second patterned mask film on the fourth insulating film; etching the remaining semiconductor region of the semiconductor region by etching using the second patterned mask film; Forming a second connection hole penetrating through the fourth and third insulation films with respect to the first insulation film and the second insulation film so as to extend in contact with the remaining semiconductor region through the second connection hole, Forming a second conductor extending in a direction transverse to the conductor; covering the upper surface and the side surface of the second conductor with a fifth insulating film; forming a fifth insulating film on the fourth insulating film, Forming a third patterned mask film on the sixth insulating film; forming a third insulating film on the sixth insulating film; forming a third patterned mask film on the sixth insulating film; Forming an extended hole penetrating through the sixth insulating film and the fourth insulating film having the planarized upper surface by etching using the third patterned mask film and reaching the conductive material in the first connection hole; Forming a conductor film on the conductor material in the connection hole and on the inner wall of the extension hole and forming a capacitor on the second conductor using the conductor film on the conductor material in the first connection hole as an electrode, The third insulating film having the planarized upper surface in the step of forming the first connection hole exists in the lower portion in contact with the third insulating film in the step of forming the third insulating film, Since the resolution of the first connection hole is improved and the etching rate of the second insulating film is relatively small, the surplus etching for the first connection hole The fourth insulating film having the planarized upper surface in the step of forming the second connection hole improves the resolution for the second connection hole and the etching rate of the second insulating film in the second insulating film is relatively high The second insulating film has a function of restricting excess etching in the width direction of the first conductor with respect to the second connection hole, and the fifth insulating film in the step of forming the sixth insulating film contacts the sixth insulating film And the sixth insulating film having the flattened phase in the step of forming the extending hole improves the resolution for the extending hole and the etching rate of the fifth insulating film is relatively small, Wherein the second conductor has a function of restricting excess etching in the width direction of the second conductor with respect to the connection hole.
주표면을 갖는 반도체기판, 그 측면 및 상면이 제2 절연막으로 피복되어 있고 제1 절연막을 거쳐서 상기 반도체기판의 주표면의 상부에 서로 간격을 두어서 배치된 배선도체, 상기 배선도체 사이의 상기 반도체기판의 주표면내에 형성된 반도체영역, 배선도체 사이의 공간과 공동해서 상기 반도체영역을 위한 접속구멍을 형성하고 상기 제2 절연막상에 그것과 접촉해서 형성되고 상기 제2 절연막보다 큰 에칭속도를 갖는 층간절연막 및 상기 층간절연막내에 마련된 접속도체를 갖는 반도체장치.1. A semiconductor device comprising: a semiconductor substrate having a main surface; wiring conductors whose side and top surfaces are covered with a second insulating film and which are arranged above the main surface of the semiconductor substrate with a gap therebetween via a first insulating film; A semiconductor region formed in a main surface of a substrate, a connection hole for the semiconductor region formed in a space with a space between the wiring conductors, a contact hole formed in contact with the second insulating film and having an etching rate larger than that of the second insulating film An insulating film and a connecting conductor provided in the interlayer insulating film.
제26항에 있어서, 상기 제2 절연막은 질화실리콘으로 형성되어 있는 반도체장치.The semiconductor device according to claim 26, wherein the second insulating film is formed of silicon nitride.