KR20000003872A - 반도체 장치의 콘택 홀을 형성하는 방법 - Google Patents
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Abstract
여기에 개시되는 콘택 홀을 형성하는 방법에 있어서, 게이트 전극 패턴을 형성한 후 식각 저지층으로서 실리콘 질화막이 반도체 기판 전면에 형성된다. 그 후, 비트 라인 및 스토리지 노드용 콘택 홀들이 형성되고 상기 콘택 홀 내부의 양 측벽들에는, 산화막을 이용하여 스페이서가 형성된다. 이는, 식각 저지층으로서 사용되는 실리콘 질화막이 제거될 때, 스페이서가 덜 식각되도록 하여 게이트 전극과 스트로지 전극 및 비트 라인용 도전 패드 사이의 전기적인 연결이 방지될 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로는 콘택 홀을 형성하는 방법에 관한 것이다.
공정 기술 및 설계 기술의 빠른 발전은 반도체 메모리 장치의 고집적을 가능케 하지만, 반도체 메모리 장치가 고집적화될수록 디자인 룰 (최소 배선폭; minimum feature size)은 그에 비례적하여 축소된다. 축소되는 디자인 룰에 따라 반도체 집적 회로들을 제조할 때 축소된 이후의 배선 저항은 축소되기 이전의 그것과 동일하게 유지되어야 한다. 디자인 룰의 축소에 따른 배선 저항을 동일하게 유지하기 위해서, 축소되는 배선 폭에 상응하게 배선의 높이가 증가되어야 한다는 것은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이러한 상황하에서, 반도체 메모리 장치의 고집적화에 따라 콘택 홀 (contact hole) (또는, 콘택 오프닝(contact opening))을 형성하는 것이 점차적으로 최대의 쟁점이 되고 있다. 이러한 쟁점은 다이나믹 랜덤 액세스 메모리 (dynamic random access memory; DRAM)에서, 특히 COB (Capacitor Over Biline) 구조를 가지는 DRAM에서 더욱 대두되고 있다. 도 1a 내지 도 1d는 종래 기술에 따른 콘택 홀 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 정보 저장 수단 (information storage means)으로서 메모리 셀들 (각각이 하나의 커패시터와 하나의 스위칭 트랜지스터로 구성됨)이 형성되는 셀 어레이 영역 (cell array area)과 코어 영역 (core area)으로 나누어진 반도체 기판 (10)에는, 게이트 전극 패턴 (18)들이 형성된다. 상기 각 게이트 전극 패턴 (18)은 게이트 산화막 (11), 게이트 전극 (15) 그리고 실리콘 질화 물질로 형성되는 캡핑막 (capping layer) (16)로 구성되며, 상기 게이트 전극 (15)은, 도 1에 도시된 바와 같이, 폴리실리콘막 (polysilicon layer; 12) 상에 텅스텐 실리사이드 (WSi; 14)가 적층된 구조를 가진다. 그 다음에, 셀 어레이 영역과 코어 영역을 포함하는 상기 반도체 기판 (10) 전면에는, 소정 두께를 가지는 제 1 실리콘 질화막 (20)이 이 분야에 잘 알려진 공정 기술 (예를 들면, CVD)을 이용하여 형성된다.
이후, 상기 게이트 전극 패턴 (18)들의 양 측벽들 상에 스페이서 (spacer) (21)를 형성하기 위해서, 상기 제 1 실리콘 질화막 (20)은 이 분야의 통상적인 식각 공정 (예를 들면, 반응성 이온 식각 공정(Reactive-Ion Etching process))에 의해서 식각된다. 그 다음에, 도 1b에 도시된 바와 같이, 반도체 기판 (10) 전면에는, 상기 제 1 실리콘 질화막 (20)에 비해서 상대적으로 얇은 제 2 실리콘 질화막 (22)과 층간 절연막 (24)이 순차적으로 형성된다.
반도체 기판 (10)의 셀 어레이 영역에는, 제 2 실리콘 질화막 (22)을 식각 저지층 (etch stopper layer)으로 사용하여 콘택 홀 (26)들이, 도 1c에 도시된 바와 같이, 형성된다. 그 다음에, 식각 저지층으로 사용된 그리고 콘택 홀 내에 남아있는 상기 제 2 실리콘 질화막 (22)이 제거된 공정 결과물은 도 1d와 같다. 이러한 일련의 제조 단계들을 통해서, 콘택 홀이 형성된다. 여기서, 도 1c 및 도 1d도에 도시된 바와 같이, 반도체 기판 (10)의 코어 영역에는, 앞서 설명된 제조 방법에 따른 콘택 홀이 형성되지 않는다.
하지만, 앞서 설명된 종래의 콘택 홀 제조 방법에 의하면, 콘택 홀 (26)을 형성하는 단계에서, 게이트 전극 패턴 (18)의 모서리 부분의, 식각 저지층으로서 사용된, 상기 제 2 실리콘 질화막 (22)이 식각된다. 이로 인해서, 상기 제 2 실리콘 질화막 (22), 제 1 실리콘 질화막 (20) 즉, 스페이서 (21) 그리고 캡핑막 (16)이 동일한 물질로 형성되기 때문에, 상기 식각 저지층으로 사용된 제 2 실리콘 질화막 (22)이 제거되는 동안에 게이트 전극 패턴 (18)의 모서리 부분에 있는 제 1 실리콘 질화막 (20) 즉, 스페이서 (21) 및 캡핑막 (16)이, 도 1d에서 점선으로 도시된 바와 같이, 식각된다.
결과적으로, 도면에는 도시되지 않았지만, 스토리지 노드 및 비트 라인용 도전 패드 (conductive pad) (또는, 랜딩 패드(landing pad), 도전 플러그(conductive plug))를 형성하기 위해서 콘택 홀 (26)에 도전 물질이 채워질 때 도전 패드와 게이트 전극 (15)은 전기적으로 연결된다. 따라서, 도전 패드(이후 형성됨)와 게이트 전극 (15) 사이의 절연이 이루어지지 않는다는 것이 종래의 문제점이다.
따라서 본 발명의 목적은 비트 라인 및 스토리지 노드용 도전 패드와 게이트 전극 사이의 좋은 절연 특성이 유지되도록 하는 반도체 장치의 콘택 홀 제조 방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 콘택 홀 형성 방법을 설명하기 위한 단면도들;
도 2는 DRAM의 레이 아웃을 보여주는 도면;
도 3a 내지 도 3i는 도 2에서 점선 3a-3a'을 따라 절단된 단면을 기준하여 본 발명의 바람직한 실시예에 따른 콘택 홀 형성 방법을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호 설명
10, 100 : 반도체 기판 18, 142 : 게이트 전극 패턴
21, 160 : 게이트 스페이서 24, 154 : 층간 절연막
26, 156 : 콘택홀 102 : 게이트 전극
104, 106 : 도전 패드 108, 164 : 스토리지 노드
110 : 비트 라인
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 장치의 콘택홀들을 형성하는 방법에 있어서: 복수 개의 게이트 스택들을 가지는 반도체 기판 전면에 제 1 절연막을 형성하는 단계와; 상기 반도체 기판 전면에 상기 제 1 절연막을 덮는 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 식각하여 상기 게이트 스택들 사이에 상기 콘택홀들을 형성하는 단계와; 상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막을 에치백하여 상기 콘택홀들 내부 양측벽들에 스페이서들을 형성하는 단계 및; 상기 게이트 스택들 사이의 상기 반도체 기판을 노출하도록 상기 스페이서들 및 상기 층간절연막을 마스크로 사용하여 상기 제 1 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 층간 절연막은 약 50Å-100Å의 두께를 가지는 실리콘 질화막으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 절연막은 상기 콘택홀들을 형성하는 단계 동안에 에칭 스톱퍼(etching stopper)로서 작용하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 절연막은 약 300Å 내지 500Å의 두께를 가지는 실리콘 산화막으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 게이트 스택들 각각은 게이트 산화막, 게이트 전극 및 게이트 캡핑막을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 반도체 장치의 콘택홀들을 형성하는 방법에 있어서: 게이트 스택들을 가지는 반도체 기판 전면에 제 1 및 제 2 절연막들을 순차적으로 형성하는 단계와; 상기 게이트 스태틱들은 상기 반도체 기판의 셀 어레이 영역 및 코어 영역에 각각 형성되며; 상기 코어 영역만을 노출하도록 상기 제 2 절연막 상에 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 및 제 1 절연막들을 순차적으로 식각하는 단계와; 상기 제 1 포토레지스트 패턴을 제거한 후, 상기 셀 어레이 영역만을 노출하도록 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 절연막이 노출될 때까지 상기 셀 어레이 영역의 상기 제 2 절연막을 식각하여 상기 게이트 스택들 사이에 상기 콘택홀들을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 제거한 후, 상기 반도체 기판 전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 식각하여 상기 셀 어레이 영역의 게이트 스태틱들 사이에 상기 콘택홀들을 형성하는 단계와; 상기 반도체 기판 전면에 제 3 절연막을 형성하는 단계와; 상기 제 3 절연막을 에치백하여 상기 콘택홀들 내부 양측벽들에 스페이서들을 형성하는 단계 및; 상기 셀 어레이 영역에 있는 게이트 스택들 사이의 상기 반도체 기판을 노출하도록 상기 스페이서들 및 상기 층간 절연막을 마스크로 사용하여 상기 제 1 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 절연막은 50Å-100Å의 두께를 가지는 실리콘 질화막으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 절연막은 500Å의 두께를 가지는 실리콘 산화막으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 절연막은 300Å 내지 500Å의 두께를 가지는 실리콘 산화막으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 절연막은 상기 콘택홀들을 형성하는 단계 동안에 에칭 스톱퍼로서 작용하는 것을 특징으로 한다.
(작용)
이와 같은 장치에 의해서, 식각 저지층으로 사용되는 실리콘 질화막을 제거할 때 유발되는 게이트 전극 패턴의 모서리 부분의 노출 현상이 방지될 수 있다.
(실시예)
본 발명의 신규한 콘택 홀 제조 방법에 의하면, 게이트 전극 패턴 (142)을 형성한 후 식각 저지층으로서 실리콘 질화막 (144)이 반도체 기판 (100) 전면에 형성된다. 그 후, 여기에 층간 절연막을 증착시키고 비트 라인 및 스토리지 노드용 콘택 홀 (156)들이 형성되고 상기 콘택 홀 내부의 양 측벽들에는, 실리콘 산화막을 이용하여 스페이서 (160)가 형성된다. 이는, 식각 저지층으로서 사용되는 실리콘 질화막 (144)이 제거될 때, 스페이서 (160)가 덜 식각되도록 하여 게이트 전극 (140)과 스트로지 전극 및 비트 라인용 도전 패드 (162) 사이의 전기적인 연결이 방지될 수 있다.
도 2는 다이나믹 랜덤 액세스 메모리 장치의 개략적인 레이 아웃을 보여주는 도면이다. 도 2를 참조하면, 반도체 기판 (100)에는, 복수 개의 게이트 전극 (102)들이 병렬로 소정 간격을 두고 배열되어 있다. 각 게이트 전극 (102) 사이에는, 스토리지 노드용 도전 패드 (104) 및 비트 라인용 도전 패드 (106)가 도 2에 도시된 바와 같이 형성되어 있다. 상기 스토리지 노드용 도전 패드 (104) 상에는, 전기적으로 연결되는 그리고 대응하는 스토리지 노드 (108)들이 형성되어 있다. 그리고, 게이트 전극 (102)과 직교하는 방향으로 복수 개의 비트 라인 (110)들이 병렬로 배열되며, 대응하는 비트 라인용 도전 패드 (106)들과 전기적으로 각각 연결된다(즉, 액티브-비트 라인 콘택 (112)을 형성함). 도 2의 점선 3a-3a'를 따라 절단된 단면을 기준하여, 본 발명에 따른 콘택 홀 형성 방법을 설명하기 위한 단면도들이 도 3a 내지 도 3i에 도시되어 있다.
2진 정보를 저장하기 위한 복수 개의 메모리 셀들 (memory cells)이 형성되는 셀 어레이 영역 (cell array area) 그리고 코어 영역으로 분리된 반도체 기판 (100) 상에는, 게이트 전극 패턴 (142)들이 통상의 공정 기술에 의해서 형성된다. 상기 게이트 전극 패턴 (142)들은 게이트 산화막 (132), 게이트 전극 (140) 그리고 실리콘 질화 물질로 형성되는 캡핑막 (138)으로 구성된다. 본 발명의 바람직한 실시예에 따른 상기 게이트 전극 (140)은 약 700Å의 두께를 가지는 폴리실리콘막 (134) 상에 약 1000Å의 두께를 가지는 텅스텐 실리사이드막 (WSi) (136)이 적층된 구조로 형성된다. 하지만, 게이트 전극 (140)이 다른 구조로 형성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그 다음에, 셀 어레이 영역 그리고 코어 영역을 포함하는 반도체 기판 (100) 전면에는, 제 1 절연막 (144) 및 제 2 절연막 (146)이 순차로 형성된다. 상기 제 1 절연막 (144)은 대략 50Å-100Å의 두께를 가지는 실리콘 질화막 (144)으로 형성되고, 상기 제 2 절연막 (146)은 대략 500Å의 두께를 가지는 실리콘 산화막으로 형성된다.
그 다음에, 코어 영역의 반도체 기판 (100)이 노출되도록 셀 어레이 영역의 반도체 기판 (100) 전면을 덮는 제 1 포토레지스트 패턴 (148)이 형성된 후, 상기 제 1 포토레지스트 패턴 (148)을 마스크로 사용하여 반도체 기판 (100)이 노출될 때까지 상기 제 2 및 제 1 절연막들 (146) 및 (144)을 순차적으로 식각한다. 식각 공정 결과로서, 도 3b에 도시된 바와 같이, 코어 영역의 게이트 전극 패턴 (142)의 양측벽들에는, 실리콘 질화 물질과 고온 열 산화 물질로 구성된 스페이서 (150)들이 형성된다.
도 3c를 참조하면, 상기 제 1 포토레지스트 패턴 (148)을 제거한 후, 코어 영역의 반도체 기판 (100) 전면에는, 셀 어레이 영역의 반도체 기판 (100) 상에 형성된 구조물들이 노출되도록 제 2 포토레지스트 패턴 (152)이 형성된다. 상기 제 2 포토레지스트 패턴 (152)을 마스크로 사용하여 셀 어레이 영역의 반도체 기판 (100) 상에 형성된 실리콘 산화막 (146)이 습식 식각에 의해서 제거된다. 상기 제 2 포토레지스트 패턴 (152)이 제거된 후, 층간 절연막 (154)이 셀 어레이 영역 및 코어 영역을 포함하는 반도체 기판 (100) 전면에 형성되고 그리고 이 분야의 통상적인 기술 (예를 들면, CMP 기술)에 의해서 평판화되면, 도 3d와 같은 공정 결과물이 얻어진다.
도 2에 도시된 바와 같은 비트 라인 및 스토리지 노드용 도전 패드들 (104) 및 (106)를 형성하기 위한 콘택 홀 (156)들이 상기 제 1 절연막 (144)을 식각 저지층을 이용하여 이 분야의 잘 알려진 사진 식각 공정 (photo-etching process)에 따라 도 3e에 도시된 바와 같이 셀 어레이 영역에만 형성된다. 그 다음에, 코어 영역 및 셀 어레이 영역을 포함한 반도체 기판 (100) 전면에는, 도 3f에 도시된 바와 같이, 제 3 절연막 (158)이 통상의 기술 (예를 들면, CVD 기술)에 의해서 형성된다. 상기 제 3 절연막 (158)은 약 300Å 내지 500Å의 두께를 가지는 실리콘 산화막으로 형성된다.
그 다음에, 콘택 홀 내부의 양 측벽들에 스페이서 (160)들을 형성하기 위해서, 상기 제 3 절연막 (158)이 상기 제 1 절연막 (144) 즉, 실리콘 질화막을 식각 저지층으로 사용하여 이 분야의 통상적인 식각 공정 (예를 들면, RIE 공정)에 의해서 식각된다. 그 결과, 도 3g에 도시된 공정 결과물이 얻어진다. 여기서, 게이트 전극 패턴 (142)들의 양 측벽들에 남아있는 그리고 각 스페이서 (160)를 구성하는 실리콘 질화막은 실리콘 산화막에 의해서 덮혀있다. 그리고, 스페이서 (160)를 형성하는 실리콘 산화막과 실리콘 질화막의 선택비를 이용하여 콘택 홀 (156) 하부 면에 남아있는 그리고 반도체 기판 (100)과 접한 실리콘 질화막 (144)이, 도 3h에 도시된 바와 같이, 제거된다. 이때, 게이트 전극 패턴 (142) 양 측벽들에 남아있는 실리콘 질화막 (144)이 실리콘 산화막에 의해서 보호되기 때문에, 게이트 전극 패턴의 모서리 부분이 심하게 식각되지 않는다. 이후, 이 분야의 통상적인 공정 기술에 따라 스토리지 노드 및 비트 라인용 도전 패드들 (162, 도 2의 104 및 106) 그리고 스토리지 노드 (164, 도 2의 108)가 도 3i에 도시된 바와 같이 형성된다.
상기한 바와 같이, 게이트 전극 패턴을 형성한 후 비교적 얇은 실리콘 질화막을 식각 저지층으로서 형성한다. 그 다음에, 층간 절연막 내에 비트 라인 및 스토리지 노드용 콘택홀을 형성하고, 상기 콘택홀 내에 실리콘 산화막을 이용한 산화막 스페이서를 형성한다. 이는 식각 저지층으로 사용되는 실리콘 질화막을 식각할 때 게이트 스페이서의 식각이 감소되도록 하여 게이트 전극과 스토리지 노드 사이의 전기적인 절연을 확보할 수 있다. 또한, 게이트 전극간 스페이서가 종래 기술에 비하여 스페이서 두께의 두 배만큼 넓어지게 되므로, 층간 절연막 증착시 보이드(void) 없는 공정을 진행할 수 있다. 이는 디램의 가장 중요한 요소인 수축성(shrinkability)에 커다란 변수로 작용하는 것으로 본 발명의 또 하나의 특징이다.
Claims (10)
- 반도체 장치의 콘택홀들을 형성하는 방법에 있어서:복수 개의 게이트 스택들을 가지는 반도체 기판 전면에 제 1 절연막을 형성하는 단계와;상기 반도체 기판 전면에 상기 제 1 절연막을 덮는 층간 절연막을 형성하는 단계와;상기 층간 절연막을 식각하여 상기 게이트 스택들 사이에 상기 콘택홀들을 형성하는 단계와;상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와;상기 제 2 절연막을 에치백하여 상기 콘택홀들 내부 양측벽들에 스페이서들을 형성하는 단계 및;상기 게이트 스택들 사이의 상기 반도체 기판을 노출하도록 상기 스페이서들 및 상기 층간절연막을 마스크로 사용하여 상기 제 1 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막은 약 50Å-100Å의 두께를 가지는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 상기 콘택홀들을 형성하는 단계 동안에 에칭 스톱퍼(etching stopper)로서 작용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 약 300Å 내지 500Å의 두께를 가지는 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 게이트 스택들 각각은 게이트 산화막, 게이트 전극 및 게이트 캡핑막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 장치의 콘택홀들을 형성하는 방법에 있어서:게이트 스택들을 가지는 반도체 기판 전면에 제 1 및 제 2 절연막들을 순차적으로 형성하는 단계와;상기 게이트 스태틱들은 상기 반도체 기판의 셀 어레이 영역 및 코어 영역에 각각 형성되며;상기 코어 영역만을 노출하도록 상기 제 2 절연막 상에 제 1 포토레지스트 패턴을 형성하는 단계와;상기 제 1 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 및 제 1 절연막들을 순차적으로 식각하여 상기 코어 영역의 게이트 스택들의 양측벽들에 스페이서들을 형성하는 단계와;상기 제 1 포토레지스트 패턴을 제거한 후, 상기 셀 어레이 영역만을 노출하도록 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 2 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 절연막이 노출될 때까지 상기 셀 어레이 영역의 상기 제 2 절연막을 식각하는 단계와;상기 제 2 포토레지스트 패턴을 제거한 후, 상기 반도체 기판 전면에 층간 절연막을 형성하는 단계와;상기 층간 절연막을 식각하여 상기 셀 어레이 영역의 게이트 스태틱들 사이에 상기 콘택홀들을 형성하는 단계와;상기 반도체 기판 전면에 제 3 절연막을 형성하는 단계와;상기 제 3 절연막을 에치백하여 상기 콘택홀들 내부 양측벽들에 스페이서들을 형성하는 단계 및;상기 셀 어레이 영역에 있는 게이트 스택들 사이의 상기 반도체 기판을 노출하도록 상기 스페이서들 및 상기 층간 절연막을 마스크로 사용하여 상기 제 1 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 1 절연막은 50Å-100Å의 두께를 가지는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 2 절연막은 500Å의 두께를 가지는 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 3 절연막은 300Å 내지 500Å의 두께를 가지는 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 1 절연막은 상기 콘택홀들을 형성하는 단계 동안에 에칭 스톱퍼로서 작용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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