KR20000008117A - 반도체 장치의 제조방법 - Google Patents

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Abstract

비트라인 콘택홀없이 비트라인과 패드 전극층을 직접 접촉시킬 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성한다. 상기 활성 영역의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 역역으로 이루어진 트랜지스터를 형성한다. 결과물의 상부에 절연막을 증착하고 이를 이방성 식각하여 소오스 및 드레인 영역을 노출시킨다. 결과물의 상부에 제1 도전층을 증착하고 이를 식각하여 노출된 드레인 영역에 접촉되는 제1 패드 전극층과 노출된 소오스 영역에 접촉되는 제2 패드 전극층을 형성한다. 결과물의 상부에 제1 층간 절연막을 형성하고 이를 식각하여 제1 및 제2 패드 전극층의 일부 표면을 노출시킨다. 결과물의 상부에 제2 도전층을 증착하고 이를 식각하여 노출된 제1 패드 전극층에 직접 접촉되는 비트라인을 형성한다. 비트라인과 게이트 전극이 쇼트되는 것을 방지할 수 있으며, 제2 패드 전극층을 노출시키는 매몰 콘택홀의 높이를 크게 낮출 수 있다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 비트라인과 패드 전극층을 콘택홀없이 직접 접촉시킬 수 있는 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory; 이하 "DRAM"이라 한다) 장치의 제조 방법에 관한 것이다.
고집적 메모리 소자의 디자인 룰은 1 메가비트(Mbit)-급 DRAM 시대의 약 1μm 수준에서 기가비트(Gbit)-급 DRAM에서는 약 0.15μm 수준으로 작아지고 있다. 이에 따라, 실리콘 기판에 대한 전기적인 접촉부인 콘택홀의 치수도 점차 축소되고 있으며, 수직 방향으로는 3차원 캐패시터 구조 등을 사용함에 따라 종횡비(Aspect Ratio)도 점점 높아지는 경향을 보이고 있다. 이러한 콘택홀 직경의 축소 및 높은 종횡비는 후속의 사진식각 공정에 큰 부담이 되고 있다. 디자인 룰은 공정 한계를 나타내는 인자가 되는데 딥-서브마이크론(deep submicron) 디자인 룰에서의 정렬 공차(align tolerance)는 소자의 치명적인 오류(fail)를 결정하는 주된 요인이 되고 있다.
특히, DRAM에서의 기술 변화는 한정된 단위 면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔고, 그에 따라 초기의 평면 셀 캐패시터 구조에서 스택형 또는 트렌치형 캐패시터 구조로 변화되어 왔다. 한편, 스택형 캐패시터 구조에서도 실린더(clyinder)형 캐패시터 또는 핀(fin)형 캐패시터 등과 같이 유효 캐패시터 면적을 증대시킬 수 있는 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bit-line) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조로 변경되었다. 상기 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 셀의 캐패시턴스를 증대시키는데 우수한 장점을 갖는다. 반면에, COB 구조는 게이트 전극과 비트라인 및 층간 절연막이 적층되어 있어 스토리지 노드와 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 매몰 콘택홀(buried contact hole)의 종횡비가 크기 때문에 상기 콘택이 오픈되지 않는 문제가 발생한다. 이에 따라, 트랜지스터의 드레인 영역과 비트라인을 전기적으로 접속하기 위한 비트라인 콘택홀과 상기 매몰 콘택홀을 용이하게 형성하기 위하여, 액티브 영역, 즉 트랜지스터의 드레인 및 소오스 영역의 상부에 랜딩 패드(landing pad) 역할을 하는 전극층을 형성하여 상기한 콘택홀들의 종횡비를 감소시키는 방법이 널리 사용되고 있다. 상기 패드 전극층은 통상적으로 불순물이 도핑된 폴리실리콘으로 형성하고 있다.
도 1은 종래 방법에 의한 DRAM 장치의 메모리 셀 영역의 일부분을 도시한 단면도이다.
도 1을 참조하면, 필드 산화막들(12)에 의해 정의된 반도체 기판(10)의 활성 영역 상에 한 쌍의 억세스 트랜지스터가 형성된다. 상기 억세스 트랜지스터들은 기판(10)의 표면에 형성된 소오스 영역들(16)과, 각 채널 영역(17)을 통해 상기 소오스 영역(16)과 이격되어 상기 기판(10)의 표면에 형성된 공통 드레인 영역(18)과, 각 채널 영역(17)의 상부에 형성된 게이트 산화막(14)과, 각 게이트 산화막(14)의 상부에 형성된 게이트 전극(15)과, 각 게이트 전극(15)의 양 측벽에 형성된 절연막 스페이서(19)로 구성된다. 상기 절연막 스페이서(19)에 의해 노출되어진 공통 드레인 영역(18)과 소오스 영역(16)의 상부에는 각각 제1 패드 전극층(20a)과 제2 패드 전극층(20b)이 형성된다.
상기 제1 및 제2 패드 전극층(20a, 20b)과 억세스 트랜지스터의 상부에는 제1 층간 절연막(22)이 형성되며, 상기 제1 패드 전극층(20a)을 노출시키는 비트라인 콘택홀(24)이 상기 제1 층간 절연막(22)을 관통하여 제공된다. 상기 비트라인 콘택홀(24)의 내부에는 제1 패드 전극층(20a)과 접촉되는 도전성 플러그(25)가 충진되어 있고, 상기 플러그(25)는 도핑된 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드 구조의 비트라인(26)과 접촉된다.
상기 비트라인(26)과 제1 층간 절연막(22)의 상부에는 제2 층간 절연막(28)이 형성되며, 상기 제2 패드 전극층(20b)을 노출시키는 매몰 콘택홀(30)이 상기 제1 및 제2 층간 절연막(22, 28)을 관통하여 제공된다. 상기 제2 층간 절연막(28)의 상부에는 매몰 콘택홀(30)을 통해 억세스 트랜지스터의 소오스 영역(16)과 접속되는 캐패시터의 스토리지 노드(32)가 형성된다.
상술한 종래 방법에 의하면, 제1 패드 전극층(20a)과 비트라인(26)을 접속시키기 위한 비트라인 콘택홀(24)을 형성할 때 상기 비트라인 콘택홀(24)과 제1 패드 전극층(20a) 간의 얼라인 마진이 부족하여 비트라인(26)과 억세스 트랜지스터의 게이트 전극(15)이 쇼트되는 문제가 발생한다. 또한, 주변 회로 영역에 비해 메모리 셀 영역에 형성되는 비트라인 콘택홀(24)의 사이즈가 작기 때문에 상기 비트라인 콘택홀(24)을 형성하기 위한 사진 공정의 마진이 감소된다.
더욱이, 제2 패드 전극층(20b)과 스토리지 노드(32)를 접속시키기 위한 매몰 콘택홀(30)을 제1 및 제2 층간 절연막(22, 28)을 관통하여 형성하여야 하므로, 상기 매몰 콘택홀(30)의 높이가 높아져 콘택 저항이 증가하는 문제가 발생한다.
따라서, 본 발명의 목적은 비트라인과 패드 전극층을 콘택홀없이 직접 접촉시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 반도체 장치의 단면도.
도 2는 본 발명에 의한 반도체 장치의 단면도.
도 3 및 도 4는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들.
도 5 및 도 6은 각각 종래 방법과 본 발명의 다른 실시예에 의해 제조된 반도체 장치를 개략적으로 비교 도시한 평면도들.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 액티브 영역
102 : 필드 산화막 103 : 게이트 산화막
104 : 게이트 105 : 채널 영역
106 : 소오스 영역 108 : 드레인 영역
110 : 절연막 스페이서 112a, 112b : 패드 전극층
114 : 제1 층간 절연막 116 : 비트라인
118 : 제2 층간 절연막 120 : 매몰 콘택홀
122 : 스토리지 노드
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성하는 단계; 상기 활성 영역의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 역역으로 이루어진 트랜지스터를 형성하는 단계; 상기 결과물의 상부에 절연막을 증착하고 상기 절연막을 이방성 식각하여 상기 소오스 및 드레인 영역을 노출시키는 단계; 상기 결과물의 상부에 제1 도전층을 증착하고 상기 제1 도전층을 식각하여 상기 노출된 드레인 영역에 접촉되는 제1 패드 전극층과 상기 노출된 소오스 영역에 접촉되는 제2 패드 전극층을 형성하는 단계; 상기 결과물의 상부에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막을 식각하여 상기 제1 및 제2 패드 전극층의 일부 표면을 노출시키는 단계; 및 상기 결과물의 상부에 제2 도전층을 증착하고 상기 제2 도전층을 식각하여 상기 노출된 제1 패드 전극층에 직접 접촉되는 비트라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1 층간 절연막을 식각하여 상기 제1 및 제2 패드 전극층의 일부 표면을 노출시키는 단계는 화학 물리적 연마(chemical mechanical polishing; CMP) 공정에 의해 수행한다.
바람직하게는, 상기 제1 도전층은 3000Å 이상의 두께로 증착하고, 상기 제1 층간 절연막의 식각 후 상기 제1 및 제2 패드 전극층이 1500Å 이상의 두께로 남게 한다.
바람직하게는, 상기 제1 도전층을 식각하여 제1 및 제2 패드 전극층을 형성하는 단계에서 상기 제1 도전층을 경사 식각(slope etch)한다.
바람직하게는, 상기 제2 도전층은 500Å 내지 1000Å의 두께로 증착한다.
바람직하게는, 상기 제2 도전층을 식각하는 단계 후, 상기 비트라인과 제2 패드 전극층이 쇼트되는 것을 방지하기 위하여 등방성 식각을 실시한다.
바람직하게는, 상기 제2 패드 전극층과 제2 패드 전극층 사이에서 상기 비트라인을 일직선으로 형성하기 위하여 상기 액티브 영역을 V형상으로 형성한다.
바람직하게는, 상기 비트라인을 형성하는 단계 후, 상기 결과물의 상부에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막을 식각하여 상기 제2 패드 전극층을 노출시키는 매몰 콘택홀을 형성하는 단계; 및 상기 제2 층간 절연막의 상부에 상기 매몰 콘택홀을 통해 트랜지스터의 소오스 영역에 접속되는 캐패시터의 스토리지 노드를 형성하는 단계를 더 구비한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 전극층을 증착하고 상기 제1 전극층을 패터닝하는 단계; 상기 결과물의 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 제1 전극층의 표면을 노출시키는 단계; 및 상기 결과물의 상부에 상기 제1 전극층에 직접 접촉되는 제2 전극층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, 메모리 셀 영역에 비트라인 콘택홀을 형성하지 않고 트랜지스터의 드레인 영역 상에 형성된 제1 패드 전극층과 비트라인을 직접 접촉시킨다. 따라서, 비트라인 콘택홀과 제1 패드 전극층 간의 미스얼라인으로 인해 발생하는 비트라인과 게이트 전극과의 쇼트 문제를 해결할 수 있다. 또한, 메모리 셀 영역에는 비트라인 콘택홀을 형성하지 않으며 메모리 셀 영역 이외의 영역에서는 비트라인 콘택홀의 사이즈가 크므로, 비트라인 콘택홀을 형성하기 위한 사진 공정의 마진을 증가시킬 수 있다. 또한, 트랜지스터의 소오스 영역 상에 형성된 제2 패드 전극층의 상부에서 비트라인을 절연시키기 위한 제1 층간 절연막이 제거되므로, 상기 제2 패드 전극층을 노출시키는 매몰 콘택홀의 높이를 크게 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명에 의한 DRAM 장치의 메모리 셀 영역을 도시한 단면도이다.
도 2를 참조하면, 필드 산화막들(102)에 의해 정의된 반도체 기판(100)의 활성 영역(101) 상에 한 쌍의 억세스 트랜지스터가 형성되어 있다. 상기 억세스 트랜지스터들은 기판(100)의 표면에 형성된 소오스 영역들(106)과, 각 채널 영역(105)을 통해 상기 소오스 영역(106)과 이격되어 상기 기판(100)의 표면에 형성된 공통 드레인 영역(108)과, 각 채널 영역(105)의 상부에 형성된 게이트 산화막(103)과, 각 게이트 산화막(103)의 상부에 형성된 게이트 전극(104)과, 각 게이트 전극(104)의 양 측벽에 형성된 절연막 스페이서(110)로 구성되어 있다. 바람직하게는, 상기 게이트 전극(104)은 도핑된 폴리실리콘층과 금속 실리사이드층으로 구성된 폴리사이드층으로 형성된다.
상기 절연막 스페이서(110)에 의해 노출되어진 공통 드레인 영역(108)과 소오스 영역(106)의 상부에는 각각 제1 패드 전극층(112a)과 제2 패드 전극층(112b)이 형성되어 있다.
상기 억세스 트랜지스터의 상부에는 상기 제1 및 제2 패드 전극층(112a, 112b)의 표면 일부를 노출시키는 제1 층간 절연막(114)이 형성되어 있다. 상기 제1 층간 절연막(114)에 의해 노출되어진 제1 패드 전극층(112a)의 상부에는 도핑된 폴리실리콘층(116a)과 금속 실리사이드층(116b)이 적층된 폴리사이드 구조의 비트라인(116)이 형성되어 있다. 따라서, 상기 비트라인(116)은 콘택홀없이 제1 패드 전극층(112a)과 직접 접촉된다.
상기 비트라인(116), 제1 층간 절연막(114) 및 제2 패드 전극층(112b)의 상부에는 제2 층간 절연막(118)이 형성되어 있다. 상기 제2 패드 전극층(112b)을 노출시키는 매몰 콘택홀(120)이 상기 제2 층간 절연막(118)을 관통하여 제공되어 있다. 상기 제2 층간 절연막(118)의 상부에는 매몰 콘택홀(120)을 통해 억세스 트랜지스터의 소오스 영역(106)과 접속되는 캐패시터의 스토리지 노드(122)가 형성되어 있다. 종래 방법에서는 제2 패드 전극층의 상부에 비트라인을 절연시키기 위한 제1 층간 절연막과 캐패시터를 절연시키기 위한 제2 층간 절연막이 적층되어 있어 매몰 콘택홀의 높이가 매우 높지만, 본 발명에서는 제2 패드 전극층(112b)의 상부에 제1 층간 절연막(114)이 존재하지 않으므로 매몰 콘택홀(120)의 높이를 크게 감소시킬 수 있다.
이하, 상술한 구조를 갖는 DRAM 장치의 제조 방법을 도 3 및 도 4를 참조하여 상세히 설명하고자 한다.
도 3은 워드라인 방향에 따른 단면도로서, 제1 층간 절연막(114)을 형성하는 단계를 도시한다. 먼저, P형 반도체 기판(100)을 준비한 후, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 개량된 LOCOS 공정에 의해 상기 기판(100)의 상부에 필드 산화막들(102)을 형성함으로써 상기 기판(100)을 활성 영역(도 2의 참조 부호 101)과 소자분리 영역으로 구분한다. 이어서, 건식 산화 또는 습식 산화 공정을 실시하여 상기 활성 영역의 상부에 게이트 산화막(도 2의 참조 부호 103)을 형성한 후, 그 위에 도전층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 게이트 전극(도 2의 참조 부호 104)을 형성한다. 바람직하게는, 상기 게이트 전극은 폴리사이드로 형성한다. 다음에, 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 활성 영역의 표면에 N형 불순물을 이온주입함으로써 소오스 및 드레인 영역(도 2의 참조 부호 106 및 108)을 형성한다. 상기 결과물의 상부에 절연막을 증착한 후, 사진 공정으로 메모리 셀 영역을 오픈시키고 노출된 절연막을 이방성 식각하여 게이트 전극의 측벽에 절연막 스페이서(도 2의 참조 부호 110)를 형성한다. 여기서, 상기 식각 공정에 의해 억세스 트랜지스터들의 소오스 및 드레인 영역의 표면이 노출된다.
다음에, 상기 결과물의 상부에 도전층으로, 예컨대 불순물이 도핑된 폴리실리콘층을 3000Å 이상의 두께로 증착한 후 이를 사진식각 공정으로 패터닝함으로써, 드레인 영역에 접촉된 제1 패드 전극층(도 2의 참조 부호 112a)과 소오스 영역에 접촉된 제2 패드 전극층(112b)을 형성한다. 이어서, 상기 결과물의 상부에 제1 층간 절연막(114)으로서, 예컨대 BPSG(borophosphosilicate glass)막을 증착한 후, 질소(N2) 분위기에서 어닐링을 실시하여 상기 제1 층간 절연막(114)의 표면을 평탄화시킨다.
도 4a 및 도 4b는 비트라인(116)을 형성하는 단계를 도시한 것으로, 도 4a는 워드라인 방향에 따른 단면도이고 도 4b는 비트라인 방향에 따른 단면도이다. 상기와 같이 제1 층간 절연막(114)을 평탄화시킨 후, 화학 물리적 연마(CMP) 공정에 의해 제1 및 제2 패드 전극층(112a, 112b)의 표면이 노출될 때까지 상기 제1 층간 절연막(114)을 식각한다. 상기한 식각 공정시, 제1 및 제2 패드 전극층(112a, 112b)이 1500Å 이상의 두께로 남아있게 한다.
이어서, 메모리 셀 영역 이외의 영역에서 제1 층간 절연막(114)을 식각하여 트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택홀(도시하지 않음)을 형성한다. 이때, 메모리 셀 영역에서는 제1 패드 전극층(112a)을 노출시키는 비트라인 콘택홀이 형성되지 않는다.
이어서, 상기 결과물의 상부에 도전층으로서, 예컨대 불순물이 도핑된 폴리실리콘층(116a)을 약 500Å의 두께로 증착한 후 그 상부에 텅스텐 실리사이드층(116b)을 약 1500Å의 두께로 증착한다. 사진식각 공정으로 상기 도전층을 식각하여 비트라인(116)을 형성한다. 이때, 상기 제1 및 제2 패드 전극층(112a, 112b)의 두께가 1000Å 이상이 되도록 상기 비트라인(116)을 과도 식각한다. 본 발명에서는 메모리 셀 영역에서 상기 비트라인(116)이 제1 패드 전극층(112a)과 콘택홀없이 직접 접촉된다. 그리고, 제2 패드 전극층(112b)과 제2 패드 전극층(112b)의 사이에 비트라인(116)이 형성되므로, 상기 제2 패드 전극층(112b)과 비트라인(116)이 쇼트되는 것을 방지하기 위하여 상기 비트라인(116)을 과도 식각한 후 등방성 식각 공정을 추가로 실시한다. 또는, 상기 비트라인(116)을 과도 식각할 때 등방성 식각을 이용할 수 있다.
상기와 같이 비트라인(116)을 형성한 후, 도 2에 도시한 바와 같이 결과물의 상부에 제2 층간 절연막(118)으로, 예컨대 BPSG막을 형성한다. 상기 제2 패드 전극층(112b)의 상부에는 제1 층간 절연막(114)이 제거되어 있으므로, 상기 제2 층간 절연막(118)만을 식각하여 제2 패드 전극층(112b)을 노출시키는 매몰 콘택홀(120)을 형성한다. 따라서, 상기 매몰 콘택홀(120)의 높이가 도 1에 도시한 종래의 것보다 상당히 줄어들게 된다. 이어서, 결과물의 상부에 도전층으로서, 예컨대 불순물이 도핑된 폴리실리콘층을 증착하고 이를 사진식각 공정으로 패터닝하여 상기 매몰 콘택홀(120)을 통해 억세스 트랜지스터의 소오스 영역(106)에 접속되는 캐패시터의 스토리지 노드(122)를 형성한다.
본 발명의 바람직한 다른 실시예에 의하면, 제1 및 제2 패드 전극층을 경사 식각 공정으로 패터닝한다. 따라서, 제2 패드 전극층과 제2 패드 전극층 사이의 간격이 넓어지므로 상기 제2 패드 전극층과 비트라인 간의 얼라인 마진을 증가시킬 수 있다.
도 5은 도 1에 도시한 종래 방법에 의한 DRAM 장치의 개략적인 평면도이고, 도 6은 본 발명의 바람직한 또다른 실시예에 의한 DRAM 장치의 개략적인 평면도이다.
도 5를 참조하면, 종래 방법에 의한 DRAM 장치에서는 비트라인(26)과 제1 패드 전극층(20a)이 비트라인 콘택홀(24)을 통해 서로 접속되어 있다. 그리고, 액티브 영역(11)은 비트라인(26)과 나란하게 패터닝되어 있다.
도 6을 참조하면, 본 발명에 의한 DRAM 장치에서는 비트라인(116)과 제1 패드 전극층(112a)이 비트라인 콘택홀없이 직접 접촉되므로 제2 패드 전극층(112b)과 제2 패드 전극층(112b) 사이에서 비트라인(116)이 비틀어진 형상으로 형성되게 된다. 따라서, 액티브 영역(101)을 V형상으로 패터닝하게 되면 제2 패드 전극층(112b)과 제2 패드 전극층(112b) 사이에서 비트라인(116)을 일직선으로 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 메모리 셀 영역에 비트라인 콘택홀을 형성하지 않고 트랜지스터의 드레인 영역 상에 형성된 제1 패드 전극층과 비트라인을 직접 접촉시키므로, 종래 방법에서 비트라인 콘택홀과 제1 패드 전극층 간의 미스얼라인으로 인해 발생하는 비트라인과 게이트 전극과의 쇼트 문제를 해결할 수 있다.
둘째, 통상적으로 메모리 셀 영역에 형성되는 비트라인 콘택홀의 사이즈가 메모리 셀 이외의 영역에 형성되는 것에 비해 작은데, 본 발명에서는 메모리 셀 영역에 비트라인 콘택홀을 형성하지 않으므로 비트라인 콘택홀을 형성하기 위한 사진 공정의 마진을 증가시킬 수 있다.
셋째, 트랜지스터의 소오스 영역 상에 형성된 제2 패드 전극층의 상부에서 비트라인을 절연시키기 위한 제1 층간 절연막이 제거되므로, 상기 제2 패드 전극층을 노출시키는 매몰 콘택홀의 높이를 크게 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성하는 단계;
    상기 활성 영역의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 역역으로 이루어진 트랜지스터를 형성하는 단계;
    상기 결과물의 상부에 절연막을 증착하고 상기 절연막을 이방성 식각하여 상기 소오스 및 드레인 영역을 노출시키는 단계;
    상기 결과물의 상부에 제1 도전층을 증착하고 상기 제1 도전층을 식각하여 상기 노출된 드레인 영역에 접촉된 제1 패드 전극층과 상기 노출된 소오스 영역에 접촉된 제2 패드 전극층을 형성하는 단계;
    상기 결과물의 상부에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 상기 제1 및 제2 패드 전극층의 일부 표면을 노출시키는 단계; 및
    상기 결과물의 상부에 제2 도전층을 증착하고 상기 제2 도전층을 식각하여 상기 노출된 제1 패드 전극층에 직접 접촉되는 비트라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 층간 절연막을 식각하여 상기 제1 및 제2 패드 전극층의 일부 표면을 노출시키는 단계는 화학 물리적 연마(CMP) 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 도전층은 3000Å 이상의 두께로 증착하고, 상기 제1 층간 절연막의 식각 후 상기 제1 및 제2 패드 전극층이 1500Å 이상의 두께로 남게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 도전층을 식각하여 제1 및 제2 패드 전극층을 형성하는 단계에서 상기 제1 도전층을 경사 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 도전층은 500Å 내지 1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2 도전층을 식각하는 단계 후, 상기 비트라인과 제2 패드 전극층이 쇼트되는 것을 방지하기 위하여 등방성 식각을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제2 패드 전극층과 제2 패드 전극층 사이에서 상기 비트라인을 일직선으로 형성하기 위하여 상기 액티브 영역을 V형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 비트라인을 형성하는 단계 후,
    상기 결과물의 상부에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 식각하여 상기 제2 패드 전극층을 노출시키는 매몰 콘택홀을 형성하는 단계; 및
    상기 제2 층간 절연막의 상부에 상기 매몰 콘택홀을 통해 트랜지스터의 소오스 영역에 접속되는 캐패시터의 스토리지 노드를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판의 상부에 제1 전극층을 증착하고 상기 제1 전극층을 패터닝하는 단계;
    상기 결과물의 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 제1 전극층의 표면을 노출시키는 단계; 및
    상기 결과물의 상부에 상기 제1 전극층에 직접 접촉되는 제2 전극층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 층간 절연막을 식각하여 상기 제1 전극층의 표면을 노출시키는 단계는 화학 물리적 연마(CMP) 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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