KR20020001261A - 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법 - Google Patents

자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법 Download PDF

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Abstract

비트라인용 콘택과 스토리지전극용 콘택 사이의 단락을 방지하며, 공정마진이 향상된 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법이 개시된다. 본 발명의 반도체 메모리소자는, 반도체기판 상에 평행하게 배치되며 측벽을 따라 제1 스페이서가 형성된 복수개의 게이트전극 패턴, 제1 스페이서가 형성된 결과물의 전면에 형성된 제1 층간절연막, 제1 층간절연막상에서 상기 게이트전극 패턴과 직교하는 방향으로 평행하게 배치되며 측벽을 따라 제2 스페이서가 형성된 복수개의 비트라인, 제1 스페이서들에 자기정합적으로 형성된 복수개의 비트라인용 콘택, 제2 스페이서가 형성된 결과물의 전면에 형성된 제2 층간절연막 및 제2 및 제1 스페이서들에 동시에 자기정합적으로 형성된 복수개의 스토리지전극용 콘택을 포함한다.

Description

자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법{Semiconductor memory device having self-aligned contacts and method of fabricating the same}
본 발명은 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법에 관한 것으로, 특히 비트라인을 형성한 후에 캐패시터를 형성하는 캐패시터 오버 비트라인(Capacitor Over Bitline; COB) 구조에서 비트라인과 게이트전극에 동시에 자기정합되는 스토리지전극용 콘택을 구비하는 반도체 메모리소자 및 그 제조방법에 관한 것이다.
최근, 반도체소자의 고집적화에 따라 단위 면적당 메모리 셀이 차지하는 셀 사이즈도 급격히 감소하고 있고, 특히 반도체 메모리소자인 디램(DRAM)의 경우 셀 사이즈가 1.5㎛2이하로 줄어들고 있다. 이러한 작은 셀 사이즈는 셀을 구성하는 도전층 사이의 간격을 줄임으로써 가능하게 되는 것으로서, 디램에서는 높은 집적도 때문에 게이트전극 사이의 간격이 디자인 룰(design rule)에 따른 최소 피쳐 사이즈(minimum feature size)로 되어가고 있다.
한편, 반도체소자가 고집적화 됨에 따라 하부 배선층과 상부 배선층을 연결시키는 콘택홀의 크기도 감소하고, 콘택홀의 어스펙트비(aspect ratio)가 증가하게 되며, 콘택홀간의 간격도 줄어들게 된다. 따라서, 다층 배선구조를 채용하는 고집적 반도체소자에서 사진식각(photolithography) 공정을 이용하여 콘택홀을 형성할 때 원하는 공정을 재현성있게 실현하는 것이 점점 어렵게 되어, 어느 정도 한계에 도달하게 되었다.
한편, DRAM에 있어서 집적도 향상을 위해 비트라인을 형성한 후에 캐패시터를 형성하는 커패시터 오버 비트라인(Capacitor Over Bitline; COB)구조가 개발되었으며, 이러한 COB 구조에서는 비트라인과 반도체기판의 표면 근방에 형성된 활성영역인 드레인영역과를 전기적으로 접속시키는 콘택(이하, "비트라인용 콘택" 또는 디씨 콘택(Direct Contact; DC)이라 칭함)과, 반도체 커패시터의 하부전극인 스토리지전극과 소오스영역과를 전기적으로 접속시키는 콘택(이하, "스토리지전극용 콘택" 또는 베리드 콘택(Buried Contact;BC)이라 칭함)을 형성하여야 한다.
이러한 비트라인용 콘택과 스토리지전극용 콘택을 통상의 스몰 콘택 타입(small contact type)으로 형성할 경우 0.2㎛ 이하의 디자인 룰에서는 스토리지전극용 콘택과 비트라인용 콘택 사이의 단락을 피할 수 없게 된다. 따라서, 상기와 같은 COB구조에서는 상기 비트라인용 콘택과 스토리지전극용 콘택을 원활하게 형성하기 위해 반도체기판의 소오스영역과 드레인영역과 직접 접속된 비트라인용 패드 및 스토리지전극용 패드를 동시에 미리 형성한 후, 이들 패드들과 각기 접속되는 비트라인용 콘택과 스토리지전극용 콘택을 형성하게 된다.
그러나, 0.15 ㎛ 이하의 디자인룰에서는 이들 비트라인용 패드와 스토리지전극용 패드 사이의 간격이 좁아 현재의 사진기술로서는 비트라인용 콘택과 스토리지전극용 콘택간의 단락을 피할 수 없게 된다는 문제점이 있다.
본 발명의 목적은, 비트라인용 콘택과 스토리지전극용 콘택 사이의 단락을 방지하는 자기정합 콘택을 갖는 반도체 메모리소자를 제공하는 데 있다.
본 발명의 다른 목적은, 비트라인용 콘택과 스토리지전극용 콘택 사이의 간격을 최대화하도록 배치함으로써 이들 사이의 단락이 방지되며 공정마진이 증가된 자기정합 콘택을 갖는 반도체 메모리소자를 제공하는 데 있다.
본 발명의 또다른 목적은, 비트라인용 콘택과 스토리지전극용 콘택 사이의 단락을 방지하며 공정이 단순화된 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법을 제공하는 데 있다.
도 1a 내지 도 4c는 본 발명의 제1 실시예에 의한 반도체 메모리소자의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 5는 상기 본 발명의 제1 실시예에 의한 반도체 메모리소자의 수평영역을 확장하여 도시한 레이아웃도이다.
도 6a는 본 발명의 제2 실시예에 의한 반도체 메모리소자의 레이아웃도이고, 도 6b는 도 6a의 6B-6B' 방향의 단면도이다.
도 7a 및 도 7b는 본 발명의 제3 실시예에 의한 반도체 메모리소자의 제조방법을 설명하기 위한 상기 도 6a의 6B-6B' 방향에 대응하는 단면도들이다.
도 8은 본 발명의 제4 실시예에 의한 반도체 메모리소자의 제조방법을 설명하기 위한 상기 도 6a의 6B-6B' 방향에 대응하는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1 ; 반도체기판 3 ; 매몰 불순물층
5 ; 웰(well) 7 ; 소자분리영역
9 ; 게이트절연막 10 ; 활성영역(active region)
11, 13 ; 게이트전극 15 ; 제1 마스크층
17 ; 게이트전극 패턴 19 ; 제1 스페이서
23 ; 제1 층간절연막 25 ; 비트라인용 콘택
27 ; 비트라인 29 ; 제2 마스크층
31 ; 제2 스페이서 33 ; 제2 층간절연막
35 ; 스토리지전극용 콘택
상기 목적을 달성하기 위한 본 발명의 제1 태양(aspect)에 따른 자기정합 콘택을 갖는 반도체 메모리소자는, 반도체기판 상에 평행하게 배치된 복수개의 게이트전극 패턴, 상기 게이트전극 패턴의 측벽을 따라 형성된 복수개의 제1 스페이서, 상기 제1 스페이서가 형성된 결과물의 전면에 형성된 제1 층간절연막, 상기 제1 층간절연막상에서 상기 게이트전극 패턴과 직교하는 방향으로 평행하게 배치된 복수개의 비트라인, 상기 반도체기판의 표면근방에 형성되는 반도체소자의 활성영역과 상기 비트라인을 전기적으로 접속시키며, 상기 제1 스페이서들에 자기정합적으로형성된 복수개의 비트라인용 콘택, 상기 비트라인의 측벽을 따라 형성된 복수개의 제2 스페이서, 상기 제2 스페이서가 형성된 결과물의 전면에 형성된 제2 층간절연막 및 상기 반도체기판의 표면근방에 형성되는 반도체소자의 활성영역과 커패시터의 스토리지전극을 전기적으로 접속시키고, 상기 제2 및 제1 스페이서들에 동시에 자기정합적으로 형성된 복수개의 스토리지전극용 콘택을 포함한다.
상기 게이트전극 패턴의 최상층에는 절연성의 제1 마스크층이 더 형성되며, 상기 제1 마스크층과 상기 제1 스페이서는 상기 제1 층간절연막에 대하여 식각선택성을 갖는, 바람직하기로는, 상기 제1 마스크층과 상기 제1 스페이서는 실리콘질화막으로 형성될 수 있으며, 상기 제1 층간절연막은 실리콘산화막으로 형성될 수 있다.
또한, 상기 비트라인 상에는 절연성의 제2 마스크층이 더 형성되며, 상기 제2 마스크층과 상기 제2 스페이서는 상기 제1 층간절연막 및 제2 층간절연막에 대하여 식각선택성을 갖는, 바람직하기로는 상기 제2 마스크층과 상기 제2 스페이서는 실리콘질화막으로 형성될 수 있으며, 상기 제1 층간절연막 및 제2 층간절연막은 실리콘산화막으로 형성될 수 있다.
한편, 상기 비트라인용 콘택은 상기 게이트전극 패턴의 표면으로부터 상방향으로 일정 높이만큼 돌출될 수도 있으며, 상기 비트라인용 콘택의 표면 높이는 상기 게이트전극 패턴의 표면 높이 이하가 될 수도 있다.
한편, 상기 스토리지전극용 콘택과 접속하는 스토리지전극이 상기 제2 층간절연막상에 더 구비될 수 있다.
한편, 상기 본 발명의 목적을 달성하기 위한 본 발명의 제2 태양에 따른 자기정합 콘택을 갖는 반도체 메모리소자는, 반도체기판의 표면근방에서 각기 횡방향으로 일정한 길이 만큼 연장된 형상을 띠며, 횡열로 일정한 간격을 두고 서로 분리되어 있으며, 인접한 열과는 반주기 만큼 쉬프트되도록 배치되어 있는 복수개의 활성영역, 상기 반도체기판 상에서 상기 각 활성영역에 대하여 그 길이 방향과 직교하는 형태로 한쌍씩 평행하게 배치되어 있으며, 그 측벽을 따라 제1 스페이서가 형성되어 있는 복수개의 게이트전극 패턴, 상기 제1 스페이서가 형성된 결과물의 전면에 형성된 제1 층간절연막, 상기 제1 층간절연막상에서 상기 게이트전극 패턴과 직교하는 방향으로 평행하게 배치되며, 측벽을 따라 제2 스페이서가 형성된 복수개의 비트라인, 상기 각 활성영역에 대하여 상기 한쌍의 게이트전극 패턴 사이에 위치하여 상기 활성영역과 상기 비트라인을 전기적으로 접속시키며, 상기 제1 스페이서들에 자기정합적으로 형성된 복수개의 비트라인용 콘택, 상기 복수개의 비트라인이 형성된 상기 제1 층간절연막상의 전면에 형성된 제2 층간절연막 및 상기 각 활성영역에 대하여 상기 한쌍의 게이트전극 패턴의 각 외측단에 위치하여 상기 활성영역과 커패시터의 스토리지전극을 전기적으로 접속시키고, 상기 제2 및 제1 스페이서들에 동시에 자기정합적으로 형성된 복수개의 스토리지전극용 콘택을 포함한다.
상기 비트라인용 콘택은 상기 게이트전극 패턴의 표면으로부터 상향으로 일정 높이만큼 돌출될 수도 있으며, 상기 비트라인용 콘택의 표면 높이는 상기 게이트전극 패턴의 표면 높이 이하가 될 수도 있다.
또한, 상기 각 활성영역에 대하여 상기 비트라인용 콘택과 한쌍의 스토리지전극용 콘택간의 이격거리를 증가시키기 위해 상기 스토리지전극용 콘택의 위치를 활성영역의 외측으로 최대한 편향되도록 배치될 수 있으며, 상기 복수개의 게이트전극 패턴 가운데 상기 스토리지전극용 콘택은 동일한 게이트전극 패턴 사이에 위치하며, 상기 동일한 게이트전극 패턴 사이에 위치하는 상기 스토리지전극용 콘택의 중심이 종방향을 따라 지그재그 형태로 배치될 수도 있다.
한편, 상기 본 발명의 또다른 목적을 달성하기 위한 본 발명에 따른 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법은, 활성영역이 형성된 반도체기판 상에 게이트절연막을 개재하여 평행하게 배치된 복수개의 게이트전극 패턴을 형성하는 단계, 상기 각 게이트전극 패턴의 측벽에 제1 스페이서를 형성하는 단계, 상기 제1 스페이서가 형성된 결과물 상에 제1 층간절연막을 형성하는 단계, 상기 제1 스페이서에 자기정합되도록 상기 제1 층간절연막을 식각한 후 도전성물질로 매립하여 상기 반도체기판의 활성영역과 접속된 비트라인용 콘택을 형성하는 단계, 상기 비트라인용 콘택의 표면과 접속하면서 상기 제1 층간절연막상에서 상기 게이트전극 패턴과 직교하는 방향으로 복수개의 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴의 측벽에 제2 스페이서를 형성하는 단계, 상기 제2 스페이서가 형성된 결과물 상에 제2 층간절연막을 형성하는 단계 및 상기 제2 스페이서 및 제1 스페이서에 동시에 자기정합되도록 상기 제2 층간절연막 및 제1 층간절연막을 식각한 후 도전성물질로 매립하여 상기 반도체기판의 활성영역과 접속된 스토리지전극용 콘택을 형성하는 단계를 포함한다.
상기 스토리지전극용 콘택을 형성하는 단계에서 상기 제2 층간절연막 및 제1 층간절연막은 연속하여 식각할 수 있다.
한편, 상기 반도체기판의 표면근방에 형성된 반도체소자의 활성영역은, 횡방향으로 일정한 길이 만큼 연장된 형상을 띠며, 횡열로 일정한 간격을 두고 서로 분리되어 있으며, 인접한 열과는 반주기 만큼 쉬프트되도록 복수개가 배치되어 있으며, 상기 각 활성영역에 대하여 그 길이 방향과 직교하는 형태로 한쌍씩 상기 게이트전극 패턴을 평행하게 배치되도록 형성하며, 상기 비트라인용 콘택은 상기 각 활성영역에 대하여 상기 한쌍의 게이트전극 패턴 사이에 위치하도록 형성하며, 상기 스토리지전극용 콘택은 상기 각 활성영역에 대하여 상기 한쌍의 게이트전극 패턴의 각 외측단에 위치하도록 형성할 수 있다.
또한, 상기 제1 층간절연막내에 상기 비트라인용 콘택을 형성하는 단계에서, 제거된 제1 층간절연막을 도전성물질로 매립한 후 상기 비트라인용 콘택의 표면 높이는 상기 게이트전극 패턴의 표면 높이 이하가 되도록 에치백 또는 화학기계적 연마(CMP)공정을 더 수행할 수 있다.
본 발명에 따르면, 비트라인용 콘택에 대하여 스토리지전극용 콘택을 비트라인과 게이트전극 패턴에 자기정합적으로 형성하기 때문에 비트라인용 콘택과 스토리지전극용 콘택과의 단락이 방지될 수 있다. 또한, 비트라인용 콘택의 표면 높이를 게이트패턴의 표면 높이 이하로 형성할 수 있기 때문에 비트라인용 콘택과 스토리지전극용 콘택 사이의 거리가 멀어져 이들 사이의 단락이 방지되며, 나아가 비트라인용 콘택에 대한 스토리지전극 콘택의 상대적 위치를 최대한 멀리 배치할 수 있기 때문에 이들 사이의 단락을 방지할 수 있는 동시에 콘택홀 위치선정에 따른 충분한 공정마진이 확보될 수 있다.
또한, 종래에 비트라인용 패드 및 스토리지전극용 패드를 미리 형성한 후 비트라인용 콘택 및 스토리지전극용 콘택을 형성하던 것에 비하여, 이들 패드를 미리 형성시키지 않기 때문에 공정이 매우 단순화될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세히 설명하기로 한다.
본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다.
< 제1 실시예 >
도 1a 내지 도 4c는 본 발명의 제1 실시예에 의한 반도체 메모리소자의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이며, 도 5는 상기 본 발명의 제1 실시예에 의한 반도체 메모리소자의 수평영역을 확장하여 도시한 레이아웃도이다.
도 1a는 게이트전극 패턴을 형성하는 단계를 나타내는 평면도이며, 도 1b는 도 1a의 1B-1B'선을 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 제1 도전형, 예를 들어 P형의 반도체기판(1)의 표면 근방에 제2 도전형, 예를 들어 N형의 매몰 불순물층(3)과 NMOS 트랜지스터를형성하기 위한 P형 웰(5)을 통상의 방법, 예를 들어 이온주입방법으로 불순물이온을 주입하여 차례로 형성한다. 다음에, 상기 P형 웰(5)의 표면영역에 통상의 소자분리 공정, 예를 들어 LOCOS법 또는 트렌치법을 이용하여 소자분리영역(7)을 형성하여 반도체기판(1)을 활성영역(10)과 비활성영역인 소자분리영역(7)으로 분리한다. 도 1b에서 비록 반도체기판을 나타내는 참조번호 "1"은 최하층에만 표시되었지만, 통상 반도체기판은 상기 활성영역(10)이 형성된 웰(5) 및 매몰 불순물층(3)을 포함하는 것임은 물론이다.
본 실시예에서 상기 소자분리영역(7)은 통상의 쉘로우 트렌치 소자분리 (Shallow Trench Isolation; STI) 공정을 이용하여 다음과 같이 형성할 수 있다. 먼저, 매몰 불순물층(3) 및 웰(5)이 형성된 반도체기판(1) 상에, 버퍼용 산화막(도시되지 않음), 마스크용 질화막(도시되지 않음) 및 포토레지스트층(도시안됨)을 차례로 형성하고 사진공정을 이용하여 비활성영역을 한정하는 포토레지스트 패턴을 형성한다. 다음, 상기 포토레지스트 패턴을 이용하여 상기 마스크용 질화막과 버퍼용 산화막을 이방성식각하여 비활성영역의 반도체기판을 노출시킨다. 이어서, 상기 마스크용 질화막 및 버퍼용 산화막을 식각마스크로 하여 노출된 반도체기판을 약 3,000 ∼ 5,000Å 정도의 깊이로 이방성식각하여 트렌치를 형성하고, 이 트렌치에 예를 들어 화학기상증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 산화막을 증착한 후 에치백 또는 화학기계적 연마(Chemical Mechanical Polishing; CMP)공정을 진행하여 표면을 평탄화시키고, 반도체기판(1)상에 잔류하는 상기 질화막 및 버퍼용 산화막을 제거함으로써 반도체기판(1)의 표면에 평탄화된 소자분리영역(7)을 형성할 수 있다.
이어서, 소자분리영역(7)이 형성된 상기 반도체기판(1) 상에 산화막 또는 질화막과 같은 소정의 절연막을 증착하여 게이트절연막(9)을 형성한다. 이 게이트절연막(9) 상에 불순물이 도우프된 폴리실리콘막(11)과 실리사이드막(13)을 통상의 방법으로 차례로 형성한 다음, 그 위에 예를 들어 저압 화학기상증착법(Low Pressure CVD;LPCVD) 또는 플라즈마 화학기상증착법(Plasma Enhanced CVD; PECVD)을 이용하여 질화막으로 된 제1 마스크층(15)을 증착한다. 이어서, 소정의 사진식각공정을 실시하여 게이트전극 패턴(17)을 형성한다. 이어서, 상기 게이트전극 패턴(17)을 이온주입마스크로 하여 상기 반도체기판(1)의 전면에 불순물을 이온주입하여 상기 활성영역(10)이 형성된 웰(5)의 표면근방에 상기 게이트전극 패턴(17)에 자기정합된 불순물영역(도시안됨)을 형성한다. 상기 불순물영역은 후속공정에 의해 트랜지스터의 소오스영역 또는 드레인영역이 되는 곳이다.
도 1a에서 도시된 바와 같이, 반도체기판(1)의 표면은 활성영역(10)과 이들을 한정하는 소자분리영역(7)으로 구분되며, 각 활성영역(10)들은 횡방향으로 일정한 길이 만큼 연장된 동일한 형상을 띠며, 인접한 활성영역(10)의 열과는 반주기 만큼 쉬프트되도록 형성된다. 또한 각 활성영역(10)에 대하여는 한쌍의 게이트전극 패턴(17)이 평행하게 배치된다.
도 2a는 비트라인용 콘택을 형성하는 단계의 평면도이고, 도 2b는 도 2a의 2B-2B' 방향의 단면도이다.
도 2a 및 도 2b를 참조하면, 게이트전극 패턴(17)이 형성된 결과물 상에, 예를 들어 플라즈마 화학기상증착방법 또는 저압 화학기상증착방법을 사용하여 질화막을 소정 두께 증착한 다음, 전면 에치백하여 게이트전극 패턴(17)의 측벽에 제1 스페이서(19)를 형성한다. 상기 제1 스페이서(19)는 후속되는 비트라인용 콘택 형성을 위한 식각 공정에서 게이트전극 패턴의 식각을 방지하여 비트라인용 콘택을 자기정합적으로 형성할 수 있게 하는 식각 장벽층 역할을 한다.
다음, 통상의 화학기상증착방법을 사용하여 5,000 ∼ 8,000Å 정도의 두꺼운 절연막, 예를 들어 상기 제1 마스크층(15) 및 제1 스페이서(19)에 대해 식각선택성을 갖는 보론-인을 함유한 실리콘산화막인 BPSG(Boro-Phosphosilicate Glass)막을 증착하여 제1 스페이서(19) 사이를 매립하는 제1 층간절연막(23)을 형성한다. 다음에, CMP와 같은 통상의 평탄화 공정을 실시하여 상기 제1 층간절연막(23)의 표면을 평탄화한다.
다음에, 소정의 사진식각 공정을 실시하여 제1 층간절연막(23)을 식각함으로써, 반도체기판의 활성영역(10)을 노출시키는 콘택홀을 형성한다. 이 콘택홀은 도 2a에 도시된 바와 같이, 각 활성영역(10)에 대하여 그 중심부인 한쌍의 게이트전극 패턴(17)의 측벽에 형성된 제1 스페이서(19) 사이에서 상기 제1 스페이서(19)에 자기정합적으로 형성된다.
이어서, 반도체기판의 활성영역(10)을 노출시키는 콘택홀이 형성된 상기의 결과물 상에 도전물질, 예를 들어 불순물이 도우프된 폴리실리콘막을 소정 두께 증착한 후 에치백 또는 CMP 공정을 실시하여 상기 콘택홀 내부를 매립하여 비트라인용 콘택(25)을 형성한다. 상기 비트라인 콘택(25)은 후속 공정에서 형성될 비트라인과 반도체기판의 활성영역(10)을 전기적으로 접속시키기 위한 것이다.
도 3a는 비트라인을 형성하는 단계의 평면도이고, 도 3b는 상기 평면도의 3B-3B' 방향의 단면도이고, 도 3c는 3C-3C' 방향의 단면도이다.
상세하게는, 비트라인용 콘택(25)이 형성된 결과물의 전면에 도전물질, 예를 들어 텅스텐막, 티타늄막 또는 텅스텐막 및 티나늄질화막을 차례로 소정 두께 증착하여 비트라인용 도전층을 형성한 다음, 계속해서 상기 비트라인용 도전층 위에 플라즈마 화학기상증착(PECVD) 방법 또는 저압 화학기상증착방법으로 소정 두께의 질화막을 증착하여 제2 마스크층(29)을 형성한다.
다음, 소정의 사진식각 공정을 실시하여 비트라인이 형성될 영역을 한정한 다음, 상기 제2 마스크층(29)과 비트라인용 도전층(27)을 차례로 식각함으로써, 비트라인(27) 패턴을 형성한다. 상기 비트라인(27) 패턴은 도 3a에서 도시된 바와 같이, 각 활성영역(10)이 형성된 사이로 상기 게이트전극 패턴(17)과 직교하는 방향으로 형성되며, 상기 비트라인용 콘택(25)이 상기 비트라인(27) 하부와 오버랩되도록 형성되기 때문에, 상기 비트라인(27)은 게이트전극 패턴(17)의 측벽에 형성된 제1 스페이서(19)에 자기정합적으로 형성된 비트라인용 콘택(25)에 의해 반도체기판의 활성영역(10)과 접속된다.
한편, 상기 비트라인용 도전층을 제1 층간절연막(23)상에 형성하기 전에 상기 제1 층간절연막(23)상에 다른 층간절연막(도시안됨)을 더 형성시킨 후, 상기 비트라인용 콘택(25)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 매립하면서 상기 다른 층간절연막상의 전면에 비트라인용 도전층을 형성할 수도 있다.
한편, 상기 비트라인(27) 패턴이 형성된 후, 제1 층간절연막(23)상의 전면에, 예를 들어 저압 화학기상증착(LPCVD)방법 또는 플라즈마 화학기상증착방법으로 질화막을 증착한 다음 에치백하여 상기 비트라인(27) 패턴의 측벽에 제2 스페이서(31)를 형성한다.
도 4a는 스토리지전극용 콘택을 형성하는 단계의 평면도이고, 도 4b 및 도 4c는 각각 4B-4B' 방향 및 4C-4C' 방향의 단면도이다.
상세하게는, 상기 비트라인(27) 패턴의 측벽에 제2 스페이서(31)를 형성한 후, 결과물 상에 제2 마스크층(29) 및 제2 스페이서(31)에 식각선택성을 갖는 실리콘산화막, 예를 들어 보론-인을 함유한 실리콘막(Boro-Phosphosilicate Glass; BPSG)을 증착하여 제2 스페이서(31) 사이를 매립하는 제2 층간절연막(33)을 형성한다. 상기 제2 층간절연막(33) 및 제1 층간절연막(23)으로서는 후속하는 스토리지전극용 콘택 형성를 위한 식각공정시 상기 제2 마스크층(29), 제2 스페이서(31), 제1 마스크층(15) 및 제1 스페이서(19)에 대해 식각선택성을 갖는 물질을 선택하여 사용할 수 있다.
다음에, 사진식각 공정을 실시하여 상기 제2 층간절연막(33) 위에, 반도체기판의 활성영역(10), 특히 트랜지스터의 소오스영역 상부의 제2 층간절연막(33)을 노출시키는 모양의 포토레지스트 패턴(도시되지 않음)을 형성한다. 이 포토레지스트 패턴을 식각마스크로 사용하여 제2 층간절연막(33) 및 제1 층간절연막(23)을 차례로 식각함으로써, 반도체기판의 소오스영역을 노출시키는 콘택홀을 형성한다. 이 때, 상기 콘택홀은 비트라인(27) 패턴의 측벽을 따라 형성된 제2 스페이서(31)와동시에 상기 게이트전극 패턴(17)의 측벽을 따라 형성된 제1 스페이서(19)에 자기정합되도록 형성된다.
이어서, 콘택홀이 형성된 결과물 상에 도전물질, 예를 들어 불순물이 도우프된 폴리실리콘막을 증착한 다음 에치백 또는 화학기계적 연마공정을 수행함으로써 상기 콘택홀을 매립하면서 반도체기판의 활성영역(10)과 접속된 스토리지전극용 콘택(35)을 형성한다. 이때 상기 에치백공정은 피식각물질이 상측으로부터 균일한 속도로 식각되는 것을 말하며, 화학기계적 연마공정은 피식각물질이 형성된 기판의 상측으로부터 동일한 높이로 식각되는 것을 의미한다.
계속해서, 통상의 방법으로 스토리지전극용 콘택이 형성된 결과물 상에 스토리지 전극, 유전체막 및 플레이트 전극을 형성하여 반도체 메모리소자의 커패시터를 제조할 수 있다. 상기 스토리지 전극은 스택형 또는 셀 캐패시턴스를 증가시키기 위한 실린더형 및 그 외의 여러 가지 모양으로 형성할 수 있음은 물론이다.
도 5는 도 4a에 도시된 평면도를 확장한 도면이며, 도 5를 참조하면, 횡방향으로 일정한 길이를 갖는 활성영역(10)이 일정한 간격을 두고 서로 분리되며 복수개 형성되어 있고, 종방향으로는 상기 활성영역(10)이 인접한 열과는 반주기 만큼씩 쉬프트(shift)되도록 배치된다. 각 활성영역(10)에 대하여는 종방향으로 한쌍의 게이트전극 패턴(17)이 일정한 간격을 두고 평행하게 복수개가 형성된다.
한편, 상기 게이트전극 패턴(17) 위로는 제1 층간절연막에 의해 절연되면서, 상기 게이트전극 패턴(17)과 직교하는 방향으로 복수개의 비트라인(27)이 형성되며, 상기 비트라인(27)은 상기 활성영역(10)들 사이로 형성된다. 상기 비트라인용콘택(25)과 스토리지전극용 콘택(35)은 상기 게이트전극 패턴(17)들 사이에 서로 구별되는 위치에 형성된다. 즉, 상기 비트라인용 콘택(25)과 스토리지전극용 콘택(35)들은 하나 걸러씩 상기 게이트전극 패턴(17)들 사이에 형성되며, 상기 스토리지전극용 콘택(35)은 게이트전극 패턴(17)과 비트라인(27)으로 둘러싸인 영역마다 한개씩 형성됨에 비하여, 상기 비트라인용 콘택(25)은 게이트전극 패턴(17)과 비트라인(27)으로 둘러싸인 영역마다 하나 건너씩 형성됨을 알 수 있다. 제1 실시예에서는 상기 스토리지전극용 콘택(35)의 중심위치가 종방향을 따라 일렬로 배열되어 있음을 알 수 있다.
이상의 상기 본 발명의 제1 실시예에 의한 반도체 메모리소자의 제조방법에 따르면, 스토리지전극용 콘택을 비트라인 측벽에 형성된 제2 스페이서와 게이트전극 패턴의 측벽에 형성된 제1 스페이서에 동시에 자기정합되도록 형성함으로써 단순한 공정으로 비트라인용 콘택과 스토리지전극용 콘택 사이의 단락이 방지되고, 공정 마진이 향상된 반도체 메모리소자를 제조할 수 있다.
< 제2 실시예 >
제2 실시예는, 제1 실시예의 도 4b에 도시된 바와 같이, 비트라인용 콘택(25)과 스토리지전극용 콘택(35)은 제1 층간절연막(23)으로 분리되어 있으나, 그 거리(L0)가 매우 가깝기 때문에 미스얼라인 마진(misalign margin)이 취약할 수 있다. 따라서, 비트라인용 콘택(25)이 형성된 상태에서 스토리지전극용 콘택(35)을 형성하기 위한 사진공정에서 미스얼라인이 발생할 경우에도 두 콘택 사이에 단락(short)을 방지할 수 있는 방법을 제시한다.
도 6a는 본 발명의 제2 실시예에 의한 반도체 메모리소자의 레이아웃도이며, 도 6b는 도 6a의 6B-6B' 방향의 단면도이며, 제1 실시예와 동일한 참조번호는 동일부재를 나타낸다.
도 6a를 참조하면, 제1 실시예의 레이아웃도를 나타내는 도 5와 비교하여, 각 활성영역(10)에 대하여 한쌍의 게이트전극 패턴(17) 사이의 중앙에 배치된 비트라인용 콘택(25)을 중심으로 각 게이트전극 패턴(17)의 외측단에 형성되는 스토리지전극용 콘택(35)의 중심이 최대한 외측으로 편향되도록 배치되어 있어, 스토리지전극용 콘택(35)들이 종방향을 따라 전체적으로 지그재그 형태를 이루도록 배치되어 있음을 알 수 있다. 이는 비트라인용 콘택(25)의 중심은 불변하나, 각 활성영역(10)에 있어서 양 외측단에 위치하는 스토리지전극용 콘택(35)들의 위치가 허용하는 범위에서 가능한 한 외측으로 편향되기 때문에 종방향으로 인접하는 활성영역(10)들간에 반주기 만큼씩 쉬프트되는 것과 맞물려 전체적으로 지그재그 형태로 되는 것이다.
한편, 상기 스토리지전극용 콘택(35)들의 중심위치가 외측으로 편향될 수 있는 범위는, 상기 스토리지전극용 콘택(35)들의 중심위치가 적어도 상기 게이트전극 패턴(17)들 사이에 위치하며, 게이트전극 패턴(17)의 측벽을 따라 형성된 제1 스페이서(19)에 자기정합되도록 하며, 나아가 적어도 상기 스토리지전극용 콘택(35)의 바닥면이 상기 이웃하는 제1 스페이서(19)들에 의해 노출되는 반도체기판의 활성영역(10) 표면의 전체와 접촉되도록 하여 접촉면적의 감소를 방지해야 할 것이다.
도 6b를 참조하면, 비트라인용 콘택(25)의 측벽과 게이트전극 패턴(17)의 측벽이 일직선이 되도록 도시하였지만, 본 실시예는 이에 한정되는 것은 아니다. 한편, 도 6b에서 보여지듯이 비트라인용 콘택(25)과 스토리지전극용 콘택(35) 사이의 거리(L1)가 도 4b에 도시된 거리(L0)에 비하여 늘어난 것을 알 수 있으며, 따라서, 스토리지전극용 콘택(35) 형성을 위한 사진공정시 미스얼라인에 대한 공정마진을 증가시킬 수 있다.
< 제3 실시예 >
본 발명의 제3 실시예는 비트라인용 콘택(25)과 스토리지전극용 콘택(35)간의 단락을 방지하기 위한 다른 방법을 제시한 것이며, 도 7a 및 도 7b는 제3 실시예에 의한 반도체 메모리소자의 제조방법을 설명하기 위한 단면도들로서, 도 6a의 6B-6B'를 자른 것에 대응하는 단면도이다.
상세하게는, 본 발명의 제1 실시예의 도 2b에서 도시된 바와 같이, 비트라인용 콘택홀을 형성하고, 전면에 도전막, 예를 들어 도우프된 폴리실리콘막을 증착한 상태에서 화학기계적 연마공정 또는 에치백 공정을 진행할 때 게이트전극 패턴(17)의 최상층에 위치한 제1 마스크층(15)이 노출될 때까지 수행한다. 이때, 상기 제1 마스크층(15)의 일부가 과식각될 수도 있으나, 게이트전극(11 + 13)과 후속되는 스토리지전극용 콘택(35)간의 절연특성을 확보하기 위해서는, 도 7a에 도시된 바와 같이 상기 제1 마스크층(15)은 적어도 그 높이의 중간정도까지는 잔류되도록 하는 것이 바람직하다. 상기 제1 마스크층(15)과 비트라인용 콘택(25)의 형성물질간의 식각선택성에 따라 잔류하는 상기 비트라인용 콘택(25)의 표면 높이는 상기 잔류하는 제1 마스크층(15)의 표면 높이보다 크거나, 동일하거나, 그 이하일 수도 있다.
이어서, 제2 층간절연막(33)과 스토리지전극용 콘택(35)을 형성하는 후속공정들은 제1 실시예와 같은 방법으로 수행한다. 도 7b에서 보여지는 바와 같이, 도 4b와 비교하여 비트라인용 콘택(25)과 스토리지전극용 콘택(35)간의 거리(L2)는 제1 실시예에서와 같이 비트라인용 콘택(25)의 돌출부분(즉, 제1 마스크층(15)으로부터 상방향으로 돌출되는 동시에 측면으로 일정 길이 만큼 연장형성된 부분)이 제거되기 때문에 매우 감소된다. 따라서, 비트라인용 콘택(25)과 스토리지전극용 콘택(35) 사이의 단락을 용이하게 방지될 수 있으며, 스토리지전극용 콘택(35) 형성을 위한 사진식각 공정시 미스얼라인에 대한 공정마진도 매우 향상됨을 알 수 있다.
< 제4 실시예 >
제4 실시예는 본 발명의 제2 실시예와 제3 실시예를 결합한 것이며, 도 8은 제4 실시예의 방법을 도시한 단면도이다. 도 8은 도 6a의 레이아웃도에서 6B-6B'선에 대응한 단면도이다.
도 8을 참조하면, 스토리지전극용 콘택(35)의 중심위치를 활성영역(10)의 양 외측단으로 최대한 이동시키는 동시에 비트라인용 콘택(25)의 표면 높이를 게이트전극 패턴(17)의 높이 수준으로 감소시킬 수 있으며, 비트라인용 콘택(25)과 스토리지전극용 콘택(35)간의 거리(L3)가 더욱 증가되어 이들간의 단락을 더욱 효과적으로 방지할 수 있다.
이상 본 발명의 실시예들에 대해 상세히 설명하였으나, 본 발명은 상기한 실시예들에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당업자에 의해많은 변형 및 개량이 가능하다.
본 발명에 따르면, 스토리지전극용 콘택을 비트라인과 게이트전극 패턴의 측벽에 형성된 스페이서들에 동시에 자기정합되도록 형성함으로써, 단순한 공정으로 비트라인용 콘택과 스토리지전극용 콘택 사이의 단락이 없고 공정 마진이 향상된 반도체 메모리소자를 제조할 수 있다.
또한, 스토리지전극용 콘택을 형성할 때, 각 활성영역의 바깥쪽으로 가능한 한 최대로 편향되도록 지그재그로 배치함으로써, 비트라인용 콘택과 스토리지전극용 콘택 사이의 간격을 증가시켜 스토리지전극용 콘택 형성을 위한 사진공정시 미스얼라인 마진을 증가시킬 수 있다.
또한, 비트라인용 콘택을 형성하고, 전면에 도전막을 증착한 상태에서 CMP 또는 에치백을 진행할 때 마스크층의 높이까지 비트라인용 콘택을 식각시킴으로써, 비트라인용 콘택과 스토리지전극용 콘택간의 거리를 감소시킬 수 있어서 이들간의 단락을 더욱 효과적으로 방지할 수 있다.

Claims (20)

  1. 반도체기판 상에 평행하게 배치된 복수개의 게이트전극 패턴;
    상기 게이트전극 패턴의 측벽을 따라 형성된 복수개의 제1 스페이서;
    상기 제1 스페이서가 형성된 결과물의 전면에 형성된 제1 층간절연막;
    상기 제1 층간절연막상에서 상기 게이트전극 패턴과 직교하는 방향으로 평행하게 배치된 복수개의 비트라인;
    상기 반도체기판의 표면근방에 형성되는 반도체소자의 활성영역과 상기 비트라인을 전기적으로 접속시키며, 상기 제1 스페이서들에 자기정합적으로 형성된 복수개의 비트라인용 콘택;
    상기 비트라인의 측벽을 따라 형성된 복수개의 제2 스페이서;
    상기 제2 스페이서가 형성된 결과물의 전면에 형성된 제2 층간절연막; 및
    상기 반도체기판의 표면근방에 형성되는 반도체소자의 활성영역과 커패시터의 스토리지전극을 전기적으로 접속시키고, 상기 제2 및 제1 스페이서들에 동시에 자기정합적으로 형성된 복수개의 스토리지전극용 콘택을 포함하는 자기정합 콘택을 갖는 반도체 메모리소자.
  2. 제 1 항에 있어서, 상기 게이트전극 패턴의 최상층에는 절연성의 제1 마스크층이 더 형성되며, 상기 제1 마스크층과 상기 제1 스페이서는 상기 제1 층간절연막에 대하여 식각선택성을 갖는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  3. 제 2 항에 있어서, 상기 제1 마스크층과 상기 제1 스페이서는 실리콘질화막으로 형성되며, 상기 제1 층간절연막은 실리콘산화막으로 형성된 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  4. 제 1 항에 있어서, 상기 비트라인 상에는 절연성의 제2 마스크층이 더 형성되며, 상기 제2 마스크층과 상기 제2 스페이서는 상기 제1 층간절연막 및 제2 층간절연막에 대하여 식각선택성을 갖는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 제2 마스크층과 상기 제2 스페이서는 실리콘질화막으로 형성되며, 상기 제1 층간절연막 및 제2 층간절연막은 실리콘산화막으로 형성된 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  6. 제 1 항에 있어서, 상기 비트라인은, 텅스텐막, 티타늄막 또는 텅스텐막/티타늄질화막의 이중막으로 형성된 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  7. 제 1 항에 있어서, 상기 비트라인용 콘택은 상기 게이트전극 패턴의 표면으로부터 상방향으로 일정 높이만큼 돌출된 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  8. 제 1 항에 있어서, 상기 비트라인용 콘택의 표면 높이는 상기 게이트전극 패턴의 표면 높이 이하가 되는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  9. 반도체기판의 표면근방에서 각기 횡방향으로 일정한 길이 만큼 연장된 형상을 띠며, 횡열로 일정한 간격을 두고 서로 분리되어 있으며, 인접한 열과는 반주기 만큼 쉬프트되도록 배치되어 있는 복수개의 활성영역;
    상기 반도체기판 상에서 상기 각 활성영역에 대하여 그 길이 방향과 직교하는 형태로 한쌍씩 평행하게 배치되어 있으며, 그 측벽을 따라 제1 스페이서가 형성되어 있는 복수개의 게이트전극 패턴;
    상기 제1 스페이서가 형성된 결과물의 전면에 형성된 제1 층간절연막;
    상기 제1 층간절연막상에서 상기 게이트전극 패턴과 직교하는 방향으로 평행하게 배치되며, 측벽을 따라 제2 스페이서가 형성된 복수개의 비트라인;
    상기 각 활성영역에 대하여 상기 한쌍의 게이트전극 패턴 사이에 위치하여 상기 활성영역과 상기 비트라인을 전기적으로 접속시키며, 상기 제1 스페이서들에 자기정합적으로 형성된 복수개의 비트라인용 콘택;
    상기 복수개의 비트라인이 형성된 상기 제1 층간절연막상의 전면에 형성된 제2 층간절연막; 및
    상기 각 활성영역에 대하여 상기 한쌍의 게이트전극 패턴의 각 외측단에 위치하여 상기 활성영역과 커패시터의 스토리지전극을 전기적으로 접속시키고, 상기 제2 및 제1 스페이서들에 동시에 자기정합적으로 형성된 복수개의 스토리지전극용 콘택을 포함하는 자기정합 콘택을 갖는 반도체 메모리소자.
  10. 제 9 항에 있어서, 상기 비트라인용 콘택은 상기 게이트전극 패턴의 표면으로부터 상향으로 일정 높이만큼 돌출된 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  11. 제 9 항에 있어서, 상기 비트라인용 콘택의 표면 높이는 상기 게이트전극 패턴의 표면 높이 이하가 되는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 각 활성영역에 대하여 상기 비트라인용 콘택과 한쌍의 스토리지전극용 콘택간의 이격거리를 증가시키기 위해 상기 스토리지전극용 콘택의 위치를 활성영역의 외측으로 최대한 편향되도록 배치된 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  13. 제 12 항에 있어서, 상기 복수개의 게이트전극 패턴 가운데 상기 스토리지전극용 콘택은 동일한 게이트전극 패턴 사이에 위치하며, 상기 동일한 게이트전극 패턴 사이에 위치하는 상기 스토리지전극용 콘택의 중심이 종방향을 따라 지그재그 형태로 배치되는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자.
  14. 활성영역이 형성된 반도체기판 상에 게이트절연막을 개재하여 평행하게 배치된 복수개의 게이트전극 패턴을 형성하는 단계;
    상기 각 게이트전극 패턴의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서가 형성된 결과물 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 스페이서에 자기정합되도록 상기 제1 층간절연막을 식각한 후 도전성물질로 매립하여 상기 반도체기판의 활성영역과 접속된 비트라인용 콘택을 형성하는 단계;
    상기 비트라인용 콘택의 표면과 접속하면서 상기 제1 층간절연막상에서 상기 게이트전극 패턴과 직교하는 방향으로 복수개의 비트라인 패턴을 형성하는 단계;
    상기 비트라인 패턴의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서가 형성된 결과물 상에 제2 층간절연막을 형성하는 단계; 및
    상기 제2 스페이서 및 제1 스페이서에 동시에 자기정합되도록 상기 제2 층간절연막 및 제1 층간절연막을 식각한 후 도전성물질로 매립하여 상기 반도체기판의 활성영역과 접속된 스토리지전극용 콘택을 형성하는 단계를 포함하는 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법.
  15. 제 14 항에 있어서, 상기 게이트전극 패턴 및 비트라인 패턴의 최상층에는 절연성의 제1 마스크층 및 제2 마스크층이 각기 형성되며, 상기 제1 마스크층, 제2마스크층, 제1 스페이서 및 제2 스페이서는 상기 제1 층간절연막 및 제2 층간절연막에 대하여 식각선택성을 갖는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법.
  16. 제 15 항에 있어서, 상기 제1 마스크층, 제2 마스크층, 제1 스페이서 및 제2 스페이서는 실리콘질화막으로 형성하며, 상기 제1 층간절연막 및 제2 층간절연막은실리콘산화막으로 형성하는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법.
  17. 제 16 항에 있어서, 상기 스토리지전극용 콘택을 형성하는 단계에서 상기 제2 층간절연막 및 제1 층간절연막은 연속하여 식각되는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법.
  18. 제 14 항에 있어서, 상기 반도체기판의 표면근방에 형성된 반도체소자의 활성영역은, 횡방향으로 일정한 길이 만큼 연장된 형상을 띠며, 횡열로 일정한 간격을 두고 서로 분리되어 있으며, 인접한 열과는 반주기 만큼 쉬프트되도록 복수개가 배치되어 있으며, 상기 각 활성영역에 대하여 그 길이 방향과 직교하는 형태로 한쌍씩 상기 게이트전극 패턴을 평행하게 배치되도록 형성하며, 상기 비트라인용 콘택은 상기 각 활성영역에 대하여 상기 한쌍의 게이트전극 패턴 사이에 위치하도록 형성하며, 상기 스토리지전극용 콘택은 상기 각 활성영역에 대하여 상기 한쌍의 게이트전극 패턴의 각 외측단에 위치하도록 형성하는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법.
  19. 제 18 항에 있어서, 상기 제1 층간절연막내에 상기 비트라인용 콘택을 형성하는 단계에서, 제거된 제1 층간절연막을 도전성물질로 매립한 후 상기 비트라인용 콘택의 표면 높이는 상기 게이트전극 패턴의 표면 높이 이하가 되도록 에치백 또는 화학기계적 연마공정을 더 수행하는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법.
  20. 제 18 항에 있어서, 상기 각 활성영역에 대하여 상기 비트라인용 콘택과 한쌍의 스토리지전극용 콘택간의 이격거리를 증가시키기 위해 상기 스토리지전극용 콘택의 위치를 활성영역의 외측으로 최대한 편향되도록 배치하는 것을 특징으로 하는 자기정합 콘택을 갖는 반도체 메모리소자의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008482A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체소자의 형성방법
KR100844978B1 (ko) * 2002-07-25 2008-07-09 삼성전자주식회사 반도체 메모리 장치의 게이트 전극 형성 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100571653B1 (ko) * 1999-07-23 2006-04-17 주식회사 하이닉스반도체 확대된 마진의 자기정렬콘택공정에 의한 반도체소자의 제조방법
KR100363091B1 (ko) * 2000-06-27 2002-11-30 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
KR100425457B1 (ko) * 2001-08-13 2004-03-30 삼성전자주식회사 자기 정렬 콘택 패드를 구비하는 반도체 소자 및 그 제조방법
US7005744B2 (en) * 2003-09-22 2006-02-28 International Business Machines Corporation Conductor line stack having a top portion of a second layer that is smaller than the bottom portion
JP4817617B2 (ja) * 2004-06-14 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
US7186606B2 (en) 2004-08-23 2007-03-06 Enpirion, Inc. Method of forming an integrated circuit employable with a power converter
US7214985B2 (en) * 2004-08-23 2007-05-08 Enpirion, Inc. Integrated circuit incorporating higher voltage devices and low voltage devices therein
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7521353B2 (en) * 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US20090273015A1 (en) * 2008-04-30 2009-11-05 Atmel Corporation Non-volatile memory cell
KR101076881B1 (ko) * 2008-12-26 2011-10-25 주식회사 하이닉스반도체 반도체 소자의 배선 및 형성 방법
TWI396261B (zh) * 2009-11-11 2013-05-11 Inotera Memories Inc 堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法
KR101900024B1 (ko) * 2011-12-22 2018-09-19 인텔 코포레이션 반도체 구조
US8927407B2 (en) 2012-01-20 2015-01-06 Globalfoundries Inc. Method of forming self-aligned contacts for a semiconductor device
JP5936959B2 (ja) * 2012-09-04 2016-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US8928048B2 (en) 2013-01-17 2015-01-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
US8940633B2 (en) 2013-03-05 2015-01-27 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
US8946075B2 (en) 2013-03-05 2015-02-03 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
CN113488468A (zh) * 2021-07-07 2021-10-08 芯盟科技有限公司 半导体结构及半导体结构的形成方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2830496B2 (ja) * 1991-04-05 1998-12-02 日本電気株式会社 半導体メモリー
JP3222188B2 (ja) * 1992-04-14 2001-10-22 株式会社日立製作所 半導体装置及びその製造方法
JP3200974B2 (ja) * 1992-06-05 2001-08-20 ソニー株式会社 半導体記憶装置の製造方法
KR0170312B1 (ko) * 1995-06-23 1999-02-01 김광호 고집적 dram 셀 및 그 제조방법
KR0155886B1 (ko) * 1995-09-19 1998-10-15 김광호 고집적 dram 셀의 제조방법
JP3563530B2 (ja) * 1996-05-31 2004-09-08 株式会社日立製作所 半導体集積回路装置
JP4705705B2 (ja) * 1997-09-08 2011-06-22 パナソニック株式会社 半導体装置およびその製造方法
JP3919921B2 (ja) * 1997-09-26 2007-05-30 三菱電機株式会社 半導体装置
JPH11330418A (ja) * 1998-03-12 1999-11-30 Fujitsu Ltd 半導体装置とその製造方法
US6150213A (en) * 1998-07-08 2000-11-21 Vanguard International Semiconductor Corporation Method of forming a cob dram by using self-aligned node and bit line contact plug
KR100583639B1 (ko) * 1998-08-27 2006-08-23 삼성전자주식회사 전자 시스템에 배터리 팩을 결합시키기 위한 래치 구조
KR20000015299A (ko) * 1998-08-28 2000-03-15 김영환 반도체장치의 제조방법
KR100287179B1 (ko) * 1998-09-04 2001-04-16 윤종용 비트라인를포함하는반도체장치및그제조방법
KR100282487B1 (ko) * 1998-10-19 2001-02-15 윤종용 고유전 다층막을 이용한 셀 캐패시터 및 그 제조 방법
KR20000033593A (ko) * 1998-11-25 2000-06-15 윤종용 디램 셀 캐패시터의 스토리지 노드의 제조 방법
KR100295061B1 (ko) * 1999-03-29 2001-07-12 윤종용 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법
TW444395B (en) * 1999-07-27 2001-07-01 Taiwan Semiconductor Mfg Processing method to planarize the crown capacitor device
US6255160B1 (en) * 1999-10-29 2001-07-03 Taiwan Semiconductor Manufacturing Company Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells
KR100363091B1 (ko) * 2000-06-27 2002-11-30 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008482A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체소자의 형성방법
KR100844978B1 (ko) * 2002-07-25 2008-07-09 삼성전자주식회사 반도체 메모리 장치의 게이트 전극 형성 방법

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