JP4817617B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
Y.Sasagoら,"新しいAG−ANDセル技術による10メガビット/秒のプログラミング速度を有するギガビットスケールのマルチレベルフラッシュメモリー",2002年国際電子デバイス会議論文集、米国電気電子学会、21.6.1,p.952−954(Y. Sasago, et.al,"10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology", Technical Digests of International Electron Devices Meeting, 2002 IEEE, 21.6.1, p.952-954)
L1=LAA+LSTI −LCB (1)
で表すことができる。微細化が進むにつれて、ビット線コンタクト64間の距離L1が小さくなり、隣接するビット線コンタクト64同士が電気的にショートし易くなる。
(第1の実施の形態)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図1に示すように、半導体基板26中に形成されたソース領域又はドレイン領域となる拡散層18と、半導体基板26上に形成されたトンネル絶縁膜30と、拡散層18に挟まれたチャネル領域上にトンネル絶縁膜30を介して形成されたフローティングゲート8と、ソース又はドレインとなる拡散層18に面し、フローティングゲート8の有する2つの側壁にゲート間絶縁膜40を介して接して形成された第1および第2のコントロールゲート2とを備える側壁コントロールゲート構造である。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成は、例えば、図8に示すように、NAND型フラッシュメモリセルアレイ303と、ビット線制御回路301と、ロウデコーダ310と、カラムデコーダ302と、昇圧回路311とから構成される。NAND型フラッシュメモリセルアレイ303には、図1および図2に示したメモリセルトランジスタ構造をそれぞれ基本構造単位とするメモリセルアレイとして、図6において説明した不揮発性半導体記憶装置を適用することができる。このNAND型フラッシュメモリセルアレイ303には、ビット線制御回路301及びロウデコーダ310が接続されている。ビット線制御回路301は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路301には、カラムアドレス信号をデコードしてNANDメモリセルユニットの列を選択するためのカラムデコーダ302が接続されている。昇圧回路311は、電源電圧から、書き込み電圧Vpgm、複数の中間電圧Vpass0〜Vpassn、ビット線電圧Vbl等を発生する。ロウデコーダ310は、昇圧回路311に制御信号RDSを供給し、書き込み電圧Vpgm及び中間電圧Vpass0〜Vpassnを受ける。尚、複数の中間電圧Vpass0〜Vpassnは、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてコントロールゲート線CG0〜CGn或いはワード線WL1〜WLn等に印加する電圧である。このロウデコーダ310は、ロウアドレス信号をデコードし、昇圧回路311から供給された電圧に基づいて、上記NAND型フラッシュメモリセルアレイ303中のメモリセルトランジスタを選択するための書き込み電圧Vpgm,中間電圧Vpass0〜Vpassn、選択ゲート線SGLに印加する電圧Vsgs,選択ゲート線SGUに印加する電圧Vsgd、ソース線SLに印加する電圧Vsl等のデコード信号を出力する。これによって、上記NAND型フラッシュメモリセルアレイ303中のコントロールゲート線CG0〜CGn或いはワード線WL1〜WLn、選択ゲート線SGL,SGUが選択される。更に、ビット線制御回路301は昇圧回路311からビット線電圧Vblを受け、カラムデコーダ302で選択さ
れたNANDメモリセルユニットの列に供給する。尚、図8は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図2に示すように、半導体基板26中に形成されたソース領域又はドレイン領域となる拡散層18と、半導体基板26上に形成されたトンネル絶縁膜30と、拡散層18に挟まれたチャネル領域上にトンネル絶縁膜30を介して形成されたフローティングゲート8と、フローティングゲート8上に層間絶縁膜を介して配置されたコントロールゲート2とを備えるスタック型構造である。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成は、図9の模式的ブロック構成図に示すように、メモリセルブロック領域62と、活性領域60と、素子分離領域59と、活性領域60上に配置されたビット線コンタクト64およびソース線コンタクト65と、ビット線コンタクト64と接続されるビット線BLと、ビット線BLと直交するワード線WL方向に延伸し、ソース線コンタクト65と接続するソース線63とを備える。活性領域60内に形成されたNANDメモリセルユニット55〜58等は、メモリセルブロック領域62内において、ワード線WL方向に並列に配置されている。選択ゲート線SGU、SGLおよびワード線WLについては記載を省略している。本発明の第1の実施の形態に係る不揮発性半導体記憶装置の特徴は、ビット線コンタクト64をワード線WL方向に倍ピッチで配置するとともに、ソース線コンタクト65もワード線WL方向に倍ピッチで、しかも互いにずらして配置した点にある。更に又、1つのビット線コンタクト64とソース線コンタクト65との間に配置するメモリセルユニットは、図9に示すように、2個のメモリセルブロック領域62に跨って構成されている点にある。図9に示すように、ビット線コンタクト64とソース線コンタクト65の対はワード線方向において、一つ置きに活性領域60上に配置されている。例えば、図9において、64ページを割り当てることを想定すると、ページ0〜31は一つのメモリセルブロック領域62内の物理的ワード線WLを割り当てることができ、ページ32〜63は別のメモリセルブロック領域62内の物理的ワード線WL割り当てることができる。即ち、図9において、NANDメモリセルユニットの領域Aに対しては、一つのメモリセルブロック領域62に対応するページ32〜63を割り当てることができ、NANDメモリセルユニットの領域Bに対しては、別のメモリセルブロック領域62に対応するページ0〜31を割り当てることができる。
(読み出しモード)
ページ0〜31を選択する場合の読み出しモードを図10に、ページ32〜63を選択する場合の読み出しモードを図11に示す。ページ0〜31を読むときは、図10に示すように、選択ワード線66を1本だけ選択すればよい。ページ32〜63を読むときは、図11に示すように、2本の選択ワード線66を選択すれば同時に読み出すことができる。図10および図11において、SGUはビット線側(ドレイン側)の選択ゲート線、SGLはソース線側の選択ゲート線を示し、それぞれ0V或いは4V等の所定の電圧が印加される。又、非選択のワード線WLおよび選択のワード線WLに対しても0V或いは5V程度の電圧が印加される。ソース線SLに対して印加される電圧Vslは0Vであり、ビット線BLに印加される電圧Vblは例えば、0.7V程度である。
ページ0〜31を選択する場合の書き込みモードを図12に、ページ32〜63を選択する場合の書き込みモードを図13に示す。複数のメモリセルブロック領域62に跨って、セルフブースト動作を実行することも考えられるが、隣接するメモリセルブロックの繋ぎ目に位置する選択ゲートトランジスタSG1,SG2間の拡散層に負荷が加わり、良好な書き込み特性が得られず、良好な誤書き込み特性が得られないことが予想される。そこで、ビット線BLから初期電位を転送する動作ではなく、NANDメモリセルユニットの両側の選択ゲートトランジスタSG1,SG2をカットオフさせ、容量結合のみで昇圧させる方法が最も簡単な方法である。この場合、ビット線側選択ゲート線SGUに印加する電圧は、0Vを転送可能な十分に低い電圧Vlow(>0V)とする。ソース線側選択ゲート線SGLに印加する電圧は0Vとする。良好な誤書き込み特性を得るためには、上記2つの選択ゲート線SGU、SGLにそれぞれ接続される選択ゲートトランジスタSG1,SG2をカットオフさせる方法が重要となる。
選択ゲートトランジスタSG1,SG2のカットオフを十分にするため、隣接するメモリセルブロック領域62を介してユニット間拡散層80へバックバイアス電圧を転送させる。このとき、隣接するメモリセルブロック領域62のワード線WLにはパス電圧(DC)を与える。但し、リードディスターブを悪化させる可能性がある。
リードディスターブを緩和するために、パルス的に上記パス電圧を与え、ユニット間拡散層80を充電する。
或いは又、メモリセルブロック領域62に隣接する非選択のメモリセルブロック領域62の選択ゲート線SGU,SGL,ワード線WLをすべて0Vにして、カットオフさせる方法もある。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置のより詳細な平面パターンブロック構成は、図14に示すように、メモリセルブロック領域62と、メモリセルユニット(U1)69,メモリセルユニット(U2)70,メモリセルユニット(U3)71,メモリセルユニット(U4)72, メモリセルユニット(U5)73,メモリセルユニット(U6)74,メモリセルユニット(U7)75と、ソース線63と、ビット線コンタクト64と、ソース線コンタクト65とを備える。図14上ではビット線BL、ワード線WL或いはコントロールゲート線CGについては記載を省略している。
(a)例えば、図15に示したように、半導体基板26に対して素子分離領域28を形成し、厚い層間絶縁膜34を形成後、マスク材35に対してリソグラフィーの段階では大きめに開口しておく(図15(a))。(b)コンタクトホールにおいて、順テーパ形状が形成されるガス供給条件を使用して層間絶縁膜34に対してコンタクトホールを開口する(図15(b))。
(a)図16に示したように、半導体基板26に対して素子分離領域28を形成し、厚い層間絶縁膜34を形成後、マスク材35に対してリソグラフィーの段階で、図15(a)と同様に大きめに開口する(図16(a))。
図14に示すビット線コンタクト(CB)64およびソース線コンタクト(CS)65の配置を有する本発明の第2に実施の形態に係る不揮発性半導体記憶装置の動作方式について述べる。
図17に示したセルアレイ中の図中(L)と示されたメモリセルユニットU1を選択した場合を考える。このメモリセルユニットU1及び活性領域AA上に配置されるビット線コンタクト64およびソース線コンタクト65を共有しているメモリセルユニットUA1およびUA2を取り出した図が図18の模式的素子断面構造図である。即ち、図17でU1(L)とU2からなる2個直列接続されたメモリセルユニットを図18においてUA1,UA2で表している。
次に書き込みの場合について述べる。書き込みの場合、幾つかの状態が考えられる。まず、“0”書き込みの場合として、図19中の(N)と表示されたメモリセルユニットU1が“0”書き込みされる場合を考える。図20は上記メモリセルユニットU1(N)の“0”書き込み時のバイアス関係を示す模式的素子断面構造図である。即ち、図19において、U1(N)とU2からなる2個直列接続されたメモリセルユニットを図20においてUB1,UB2で表している。
Vlow>Vbl1+Vth_sg1(Vbl1) (1)
という条件を満たす必要がある。(1)式において、Vth_sg1(Vbl1)はVbl1のバックバイアスが印加されたときの選択ゲートトランジスタSG1の閾値を意味する。また、メモリセルユニット(UB1)内のソース線コンタクト65側の選択ゲートトランジスタSG2には、カットオフさせるためのカットオフ電圧Vssが与えられている。この状態でメモリセルユニット(UB1)内の選択メモリセルトランジスタのコントロールゲート2にはVpgmを与え、非選択メモリセルトランジスタのコントロールゲート2にはVpass1を与えることにより、選択メモリセルトランジスタ直下のトンネル絶縁膜30に高電界を印加して“0”書き込みを行う。
Vlow<Vnode+Vth_sg1(Vnode) (2)
という関係を満たすならば、メモリセルユニット(UC1)内の選択ゲートトランジスタSG1は自動的にカットオフされ、チャネル及び拡散層が一体化した状態で容量結合によって昇圧される。この昇圧電圧によって、Vpgmが印加されたメモリセルトランジスタ直下のトンネル絶縁膜30に印加される電界が緩和されて、“1”書き込みが行われる。図21中において、メモリセルユニットUC1内の領域Tで示されるメモリセルトランジスタの範囲は、昇圧領域であることを示す。
Vss<Vnode+Vth_sg2(Vnode) (3)
を満たせば、選択ゲートトランジスタSG2はカットオフされる。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置では、図20に示すように、選択されたメモリセルユニットUB1のワード線に対して、書き込み時のパルス電圧Vpgm,Vpass1を与えている間、隣接する非選択メモリセルユニットUB2内の全ての制御ゲート(ワード)線にVpass2を印加していた。しかし、この場合Vpass2によるディスターブが問題になる可能性がある。そこで、本発明の第3の実施の形態に係る不揮発性半導体記憶装置では、非選択メモリセルユニットU(非選択)がソース側に位置している場合は、図23に示すように、Vpgm,Vpass1を印加する前に、全ての制御ゲート(ワード)線に、パルス的にVpass3を与え、その後0Vに立ち下げる動作を行う。これにより、ユニット間拡散層80に対してVnodeの電位が充電され、この充電されたVnodeの値は、選択メモリセルユニットU内の選択ゲートトランジスタSG2のバックバイアス電圧として働く。図23において、領域Tで示されたメモリセルトランジスタの範囲が昇圧領域を示し、矢印Vで示された方向が選択ゲートトランジスタSG2,SG1のバックバイアス用電圧が転送される方向であることを示す。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置では、図20に示すように、選択されたメモリセルユニットUB1のワード線に対して、書き込み時のパルス電圧Vpgm,Vpass1を与えている間、隣接する非選択メモリセルユニットUB2内の全ての制御ゲート(ワード)線にVpass2を印加していた。しかし、この場合Vpass2によるディスターブが問題になる可能性がある。そこで、本発明の第4の実施の形態に係る不揮発性半導体記憶装置では、非選択メモリセルユニットU(非選択)がソース側に位置している場合は、図24に示すように、非選択メモリセルユニットU(非選択)内の全ての制御ゲート線(ワード線)及び選択ゲートトランジスタSG1,SG2の選択ゲート線に対して、Vssを与える。本発明の第4の実施の形態に係る不揮発性半導体記憶装置では、図24に示すように、選択メモリセルユニットU(選択)内の選択ゲートトランジスタSG2と非選択メモリセルユニットU(非選択)内の選択ゲートトランジスタSG1の両方でカットオフを実現する。図24において、領域Tで示されたメモリセルトランジスタの範囲が昇圧領域を示す。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置では、昇圧領域Tは図21に示すように、選択メモリセルユニットUC1内に限定していた。本発明の第5の実施の形態に係る不揮発性半導体記憶装置では、図25に示すように、選択メモリセルユニットU(選択)と非選択メモリセルユニットU(非選択)の間にある2つの選択ゲートトランジスタSG2,SG1を導通することにより、選択メモリセルユニットU(選択)と非選択メモリセルユニットU(非選択)の両方を昇圧させることを特徴とする。図25中において、領域Tは、昇圧領域であることを示す。
本発明の第5の実施の形態に係る不揮発性半導体記憶装置では、図26に示すように、3つの直列するNANDメモリセルユニット82〜84で活性領域60上のビット線コンタクト64およびソース線コンタクト65を共有している点に特徴を有する。
本実施の第7の実施の形態に係る不揮発性半導体記憶装置では、図27に示すように、1つのNANDメモリセルユニット85の一端において、活性領域60上のビット線コンタクト64が配置される構造と、列方向に連続する2個のNANDメモリセルユニット86,87の一端で活性領域60上のビット線コンタクト64を共有する構造とを行方向に交互に配置する点に特徴を有する。その結果として、行方向に隣接する活性領域60上のビット線コンタクト64間ピッチは、行方向に活性領域ピッチの2倍に設定している。
本発明の第7の実施の形態に係る不揮発性半導体記憶装置において、図27に示したブロック1(Block1)を選択する場合の読み出しモードを図28に、ブロック2(Block2)を選択する場合の読み出しモードを図29に示す。本発明の第6の実施の形態に係る不揮発性半導体記憶装置においては、図27に示すように、1つのNANDメモリセルユニット85の一端において、活性領域60上のビット線コンタクト64が配置される構造と、列方向に連続する2個のNANDメモリセルユニット86,87の一端で活性領域60上のビット線コンタクト64を共有する構造とを行方向に交互に配置することから、ブロック1(Block1)〜ブロック3(Block3)を読むときは、隣接するブロックも必ずオンさせる必要がある。更に又、ブロック2を読むときは、ビット線コンタクト64の位置によって流れる電流方向が逆になる。
本発明の第7の実施の形態に係る不揮発性半導体記憶装置において、図27に示したブロック1を選択する場合の書き込みモードを図30に、ブロック2を選択する場合の書き込みモードを図31に示す。
選択ゲートトランジスタSG1,SG2のカットオフを十分にするため、隣接するメモリセルブロック領域62を介してユニット間拡散層80へバックバイアス電圧を転送させる。このとき、隣接するメモリセルブロック領域62のワード線WLにはパス電圧(DC)を与える。
パルス的に上記パス電圧を与え、選択ゲートトランジスタSG1,SG2間に配置されるユニット間拡散層80を充電する。これにより、変形例1の場合より、リードディスターブ特性を向上させることができる。
或いは又、メモリセルブロック領域62に隣接する非選択のメモリセルブロック領域62の選択ゲート線SGU,SGL,ワード線WLをすべて0Vにして、カットオフさせる方法もある。
本発明の第8の実施の形態に係る不揮発性半導体装置の平面パターン構成は、図32に示すように、活性領域60と、素子分離領域59と、選択ゲート線77,78と、ソース線63と、ワード線79と、ビット線コンタクト64とから構成される。図32において、点線で囲まれた88〜93は、それぞれ1個のNANDメモリセルユニットに対応するパターン部分を示す。
L2=2×(LAA+LSTI) −LCB (4)
で表すことができる。
消去動作モードを図34に、“0”書き込み動作モードを図35に、“0”書き込み動作モードのときの同じワード線WLに繋がったメモリセルトランジスタの“1”書き込み動作モードを図36に、読み出し動作モードを図37(a)〜(d)にそれぞれ示す。図34〜図37には、各動作モードにおける動作電圧が示されている。図34〜図37中の上段、下段の表記は図33の回路図の上段、下段と対応している。
図33に示した回路構成において、NANDメモリセルユニット91〜93からなる上段に示した回路部分の消去動作においては、図34に示すように、ソース線SL1,SL2、選択ゲート線SG1−1,SG1−2,SG2−1,SG2−2,SG3−1,SG3−2、ビット線BL1をすべてオープン(OPEN)状態にし、ワード線WL1−1,WL1−2,WL1−3,WL2−1,WL2−2,WL2−3,WL3−1,WL3−2,WL3−3のすべてに0Vを印加し、更にpウェル若しくは半導体基板(26)に対して消去電圧Veraseを印加する。このように電圧を印加することで、メモリセルトランジスタのフローティングゲート8から電子を引き抜くことで、消去動作を実現することができる。消去電圧Veraseの値としては例えば、約17V程度である。
(“0”書き込みモード)
“0”書き込みの動作電圧を図35に示す。又、そのとき同じワード線WLに繋がっているメモリセルトランジスタの“1”書き込みの動作電圧を図36にそれぞれ示す。
図33に示した回路構成において、NANDメモリセルユニット91〜93からなる上段に示した回路部分のワード線WL1−1に接続されるメモリセルトランジスタに対して“0”書き込みする動作においては、同じワード線WL1−1に書き込み電圧Vpgmが加わるため、NANDメモリセルユニット88〜90からなる下段に示した回路部分のワード線WL1−1に接続されるメモリセルトランジスタが“1”であった場合には、保護しなければならない。そのときの書き込みを“1”書き込みという。
図33に示した回路構成において、NANDメモリセルユニット91〜93からなる上段に示した回路部分の読み出し動作を説明する。
ワード線WL1−1に接続されるメモリセルトランジスタに“1”が書き込まれている場合、図37(a)に示すように、読み出し対象のメモリセルトランジスタが繋がっているワード線WL1−1には0Vを印加するが、このメモリセルトランジスタはカットオフ状態にあるので、その他のメモリセルトランジスタに読み出し電圧Vread(オン状態になる)を加えても電流は流れない。
ワード線WL1−1に接続されるメモリセルトランジスタに“0”が書き込まれている場合、図37(c)に示すように、読み出し対象のメモリセルトランジスタが繋がっているワード線WL1−1には0Vを印加するが、このメモリセルトランジスタはカットオフ状態にあるので、その他のメモリセルトランジスタにVread(オン状態になる)を加えても電流は流れない。
本発明の第9の実施の形態に係る不揮発性半導体記憶装置は、メモリセルユニットをANDメモリセルユニットにて構成した点に特徴を有し、図38に示すように、メモリセルトランジスタM11〜M44と、選択ゲートトランジスタS1,S2と、ビット線BL1〜BL6と、ソース線SL1,SL2と、ワード線WL1〜WL12と、ANDメモリセルユニット94〜97と、ビット線コンタクト64とから構成される。メモリセルトランジスタM11〜M44の基本構成は第2の実施の形態で説明したようなスタックゲート型構造を有する。もちろん、第1の実施の形態で説明したような側壁コントロールゲート型構造を採用しても同様の回路構成およびビット線コンタクト64の配置を実現できることは明らかである。
本発明の第1の実施の形態乃至第9の実施の形態に係る不揮発性半導体記憶装置における適用例を図39に示す。図39は、本発明の実施の形態に係る不揮発性半導体記憶装置によって実現されるフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
4,6…選択ゲート
8…フローティングゲート
10…ビット線駆動回路
14…ビット線コンタクト領域
16…ソース線コンタクト領域
18…拡散層
20…コントロールゲート線駆動回路
21…選択ゲート線駆動回路
22…ソース線駆動回路
26…pウェル若しくは半導体基板
28,59…素子分離領域
30…トンネル絶縁膜
31…ゲート絶縁膜
32…キャップ絶縁膜
34,52…層間絶縁膜
35…マスク材
40…ゲート間絶縁膜
48…側壁絶縁膜
49…金属シリサイド膜
55〜58,69〜76,82〜93…NANDメモリセルユニット
60…活性領域(AA)
62…メモリセルブロック領域
63,67…ソース線(SL)
64…ビット線コンタクト(CB)
65…ソース線コンタクト(CS)
66…選択ワード線(WL)
77,78…選択ゲート線(SG)
79…ワード線(WL)
80…ユニット間拡散層
94〜97…ANDメモリセルユニット
142…フラッシュメモリシステム
144…ホストプラットホーム
146…USBフラッシュ装置
148…USBケーブル
150…USBホストコネクタ
152…USBフラッシュ装置コネクタ
154…USBホスト制御器
156…USBフラッシュ装置制御器
158…フラッシュメモリモジュール
160…制御ライン
162…アドレスデータバス
301…ビット線制御回路
302…カラムデコーダ
303…NAND型フラッシュメモリセルアレイ
310…ロウデコーダ
311…昇圧回路
MC,MC1.k−2, MC2.k−2,…, MCn.k−2,…, MC1.k+1, MC2.k+1,…, MCn.k+1,M11〜M44…メモリセルトランジスタ
SG1.k−2〜SG1.k+1…ビット線側選択トランジスタ
SG2.k−2〜SG2.k+1…ソース線側選択トランジスタ
S1,S2・・・選択ゲートトランジスタ
SGU,SG1…ビット線側選択ゲート線
SGL,SG2・・・ソース線側選択ゲート線
SG1−1,SG1−2,SG2−1,SG2−2,SG3−1,SG3−2・・・選択ゲート線
BL,BLk−1〜BLk+1…ビット線
WL,WL1〜WLn,WL1−1〜WL1−3,WL2−1〜WL2−3,WL3−1〜WL3−3…ワード線(制御ゲート線)
CG0〜CGn…コントロールゲート(制御ゲート線)線
SL,SL1,SL2…ソース線
Cch…1つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和
Cox…1つのメモリトランジスタの浮遊ゲート−基板間容量
Cono…1つのメモリトランジスタの制御ゲート−浮遊ゲート間容量
Vth_sg1…ビット線側選択ゲートトランジスタSG1の閾値
Vth_sg2…ソース線側選択ゲートトランジスタSG2の閾値
Vlow…0Vを転送可能な十分に低い電圧
Vsrc…ソース線電圧
Vss…ソース側選択ゲート線に印加する十分に低い電圧(カットオフ電圧)
Vnode…ユニット間拡散層の電位
Vsgd・・・ビット線側選択ゲート線SGUに印加する電圧
Vsgs・・・ソース線側選択ゲート線SGLに印加する電圧
Vbl1,Vbl2…ビット線電圧
Vsl・・・ソース線SLに印加する電圧
Vsgs…ソース側選択ゲートトランジスタSG2.1, SG2.2のカットオフ電圧
Vpgm…書き込み電圧
Vpass, Vpass0〜Vpassn…中間電圧
Vread1,Vread2…読み出し電圧
RDS…ロウデコーダ制御信号
U1〜U7,UA1,UA2,UB1,UB2,UC1,UC2,UD1,UD2…メモリセルユニット
LSTI・・・素子分離領域59の幅
LAA・・・活性領域(AA)60の幅
LCB・・・ビット線コンタクト(CB)64の直径
L1,L2・・・ビット線コンタクト(CB)64間の距離
Icell・・・セル電流
Claims (5)
- 第1方向に延びるビット線と、
前記第1方向と交差する第2方向に延びるソース線と、
電気的なデータの書き込み及び消去が可能なメモリセルトランジスタを列方向に配列した第1NANDメモリセルトランジスタ列と、前記第1NANDメモリセルトランジスタ列の両端に第1選択ゲートトランジスタ及び第2選択ゲートトランジスタを有する第1メモリセルユニットと、
前記メモリセルトランジスタを列方向に配列した第2NANDメモリセルトランジスタ列と、前記第2NANDメモリセルトランジスタ列の両端に第3選択ゲートトランジスタ及び第4選択ゲートトランジスタを有する第2メモリセルユニットと、
前記第1選択ゲートトランジスタを介して、前記第1NANDメモリセルトランジスタ列と前記ビット線を接続するビット線コンタクトと、
前記第3選択ゲートトランジスタを介して、前記第2NANDメモリセルトランジスタ列と前記ソース線を接続するソース線コンタクト
とを備え、前記第1方向において前記第1メモリセルユニットの第2選択ゲートトランジスタ側と前記第2メモリセルユニットの前記第4選択ゲートトランジスタ側が接続拡散層で接続された、直列メモリセルユニットを形成し、
前記直列メモリセルユニットが、前記第2方向に配置され、
前記直列メモリセルユニットで1つの前記ビット線コンタクトを共有することによって、前記直列メモリセルユニットで1本のビット線を共有し、前記ビット線コンタクトおよび前記ソース線コンタクトは菱形格子状に配置されることを特徴とする不揮発性半導体記憶装置。 - 前記第1メモリセルユニットの中の、1つの前記第1NANDメモリセルトランジスタ列を選択し、前記選択された前記第1NANDメモリセルトランジスタ列内の1つのメモリセルトランジスタを選択して読み出しを行う際、前記選択された前記第1NANDメモリセルトランジスタ列以外の非選択である前記第2NANDメモリセルトランジスタ列内にあるメモリセルトランジスタのコントロールゲートには、正電圧が与えられることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1メモリセルユニットの中の、1つの前記第1NANDメモリセルトランジスタ列を選択し、前記選択された前記第1NANDメモリセルトランジスタ列内の1つのメモリセルトランジスタを選択して書き込みを行う際、前記選択された前記第1NANDメモリセルトランジスタ列以外の非選択である前記第2NANDメモリセルトランジスタ列内にあるメモリセルトランジスタのコントロールゲートには、正電圧が与えられることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
- 前記ビット線コンタクトは、菱形格子形状の平面配置構成をすることを特徴とする請求項1〜3に記載の不揮発性半導体装置。
- 電気的なデータの書き込み及び消去が可能なメモリセルトランジスタを列方向に配列したNANDメモリセルトランジスタ列と、前記NANDメモリセルトランジスタ列の両端に選択ゲートトランジスタを有するメモリセルユニットと、
第1方向に延びるビット線と、
前記第1方向と交差する第2方向に延びる第1のソース線および第2のソース線と、
前記第1のソース線および前記第2のソース線間に、前記メモリセルユニットを列方向に3個直列接続したメモリセルユニットアレイと、
前記列方向に3個直列接続したメモリセルユニットの内、2個直列接続したメモリセルユニットの一端に配置され、前記ビット線と接続され、前記メモリセルユニットアレイ内で共有されるビット線コンタクトと、
前記2個直列接続したメモリセルユニットの他端に配置され、前記第1のソース線または前記第2のソース線と接続され、前記メモリセルユニットアレイ内で共有されるソース線コンタクト
とを備え、前記メモリセルユニットがマトリックス状に複数個配列され、前記列方向と交差する行方向に隣接する前記ビット線コンタクトと前記ソース線コンタクトとの対同士が、互いに前記列方向に前記メモリセルユニットの1個分だけずれて配置されていることを特徴とする不揮発性半導体記憶装置。
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