KR20010060441A - 고집적 반도체 메모리 장치 및 그 제조방법 - Google Patents

Abstract

반도체 메모리 장치내의 셀 영역에 존재하는 더미 영역에 비트 라인 콘택이 형성되지 않도록 하여 비트 라인 콘택용 플러그와 워드 라인 그리고 비트 라인간의 단락(short)을 방지토록 구성된 반도체 메모리 장치를 제공한다. 상기 반도체 메모리 장치는 노말 셀 영역과 더미 셀 영역을 포함하여 가지며, 상기 셀 어레이는 반도체 기판에 일정한 간격으로 형성된 다수의 워드 라인과, 상기 워드 라인 측면에 형성된 절연막 측벽과, 상기 소오스/드레인 불순물 영역상에 형성된 커패시터 노드 콘택용 플러그 및 비트 라인 콘택용 플러그와, 상기 더미 셀 영역과 주변 영역이 연결되는 비트 라인 콘택용 플러그를 제외한 메모리 셀 어레이 영역의 비트 라인 콘택용 플러그에 형성된 콘택홀과, 상기 워드 라인과 수직한 방향으로 일정간격을 갖도록 형성된 비트 라인을 포함하여 구성된다.

Description

고집적 반도체 메모리 장치 및 그 제조방법{HIGH DENSITY SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀 어레이 영역에서 발생되는 불량을 저감시키는 고집적 반도체 메모리 장치 및 그 제조방법에 관한 것이다.

반도체 소자의 집적화가 거듭되면서 DRAM 소자의 경우 칩 내에 1 기가비트(Giga Bit)의 정보를 기억시킬 수 있는 1G DRAM의 시대가 예고되고 있다. 1G DRAM 소자내의 단위 정보를 기억시키는 단위 셀은 크기가 0.3㎛²내외가되며 이를 실현시키기 위해 극한적인 패턴 형성 기술과 관련된 제반 기술이 요구되고 있으며, 디자인룰(design rule) 또한 더욱더 작아지고 있다. 이와 같은 디자인 룰 때문에 현재까지는 주어진 영역을 보다 효율적으로 이용하려는 시도가 선행되어 진행되고 있다. 그 대표적인 사례는 셀프-얼라인 콘택(self-aligned contact : 이하 "SAC"이라 칭함) 형성기술이다. 이는 0.3㎛²급 이하의 단위 기억소자를 제조하는데 핵심기술이며 이를 이용하므로써 패턴 형성에 커다란 공정상의 편의를 제공한다. 그러나 SAC의 공정 기술을 사용하는 반도체 메모리 장치는 포토리소그래피 공정의 한계로 인하여, 메모리 셀 어레이내의 셀 페일(cell fail)을 방지하기 위해 셀 어레이의 가장 자리에 형성되는 어미 셀 영역에서 불량을 발생시키는 문제가 있었다.

도 1을 참조하여 종래의 반도체 메모리 장치의 구성 및 그 제조 공정을 설명하면 기와 같다.

도 1은 종래의 반도체 메모리 장치의 레이아웃도이고, 도 2는 도 1의 I-I′선상의 단면도를 나타낸 도면이다.

도 1 및 도 2에 도시한 바와 같이 주변영역과 셀 영역을 갖는 반도체 기판 (1)에 액티브 영역(2)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의하고, 상기 필드 영역에 필드 산화막(3)을 형성한다. 상기에서 셀 어레이 영역은 제조된 셀을 유효하게 사용하는 노말 셀 영역(NAC : Normal Memory Cell area)과 포토리소그래피(photolithography) 공정의 한계로 인한 셀 어레이의 가장 자리의 불량을 방지하기 위한 더미 셀 영역(DAC : Dummy Memory Cell area)으로 형성된다. 여기서, 더미 셀 영역(DAC)은 완전한 셀이 형성되나 동작은 하지 않는다.

그리고, 상기 반도체 기판(1)의 액티브 영역(2)들 각각의 상부에 적어도 2개의 워드 라인(4)과 캡 절연막(도시되어 있지 않음)이 수직한 방향으로 형성하며, 상기 형성된 워드 라인(4)을 마스크로 이용하여 상기 액티브 영역(2)에 불순물 이온을 주입하여 소오스/드레인(도시되지 않음)을 형성한다. 이때, 상기 워드라인(4)들을 일정한 등간격으로 형성되며, 각 워드 라인(4)들의 측면에는 절연막 측벽(5)을 형성한다.

이어, 기판 전면에 폴리 실리콘을 증착하고 CMP(Chemical Mechanical Polishing : 화학 기계적 경연연마) 공정으로 상기 워드 라인의 캡 절연막 표면이 노출되도록 상기 폴리 실리콘을 제거한 다음, 다시 사진 석판술을 이용하여 폴리 실리콘을 패터닝하여 상기 각 워드 라인(4) 사이의 액티브 영역(2)위에 복수개의 플러그(6,6a,6b)를 형성한다. 이때, 상기 복수개의 플러그들중 각각 액티브 영역 (2)에 위치된 2개의 워드 라인(4)의 상이에 형성된 플러그(6a,6b)들은 비트 라인이 형성될 영역까지 확장되도록 형성된다.

상기와 같이 플러그를 형성한 후, 반도체 기판(1) 전면에 제 1 층간 절연막 (7)을 두껍게 증착하여 표면을 평탄화시키고, 상기 플러그(6a,6b)에 셀프 얼라인 (self-alignde) 공정을 이용하여 콘택 홀(8)을 형성한다. 이때, 상기 더미 셀 영역의 가장 자리의 플러그(6b)에 형성되는 콘택 홀(8)의 크기는 포토리소그래피 공정에 의해 노말 셀 어레이에 위치한 콘택홀에 비하여 비교적 크게 형성한다.

따라서, 상기 확장된 플러그(6a, 6b)에 의해 상기 워드 라인(4)과 상부에 형성될 비트 라인간의 연결을 용이하게 할 수 있게 된다. 그리고 전면에 텅스텐과 캡 절연막을 증착하고, 사진 식각 공정으로 상기 텅스텐과 캡 절연막(10)을 형성한다. 여기서, 더미 셀 영역(DAC)에 형성된 비트 라인(9)은 쉬프트 현상을 방지하기 위해 비트 라인 쪽으로 확장된 플러그(6b)를 이용하여 비트 라인(9)을 연결시켜 준다.

그러나, 상기 도 1과 같은 종래의 반도체 장치는 다음과 같은 문제가 야기될 수 있다.

디자인 룰(design rule)이 작아지면서 셀 영역에 비트 라인 및 스토리지 노드를 연결시키기 위해 셀프-얼라인 콘택을 사용하는데, 이 셀프-얼라인 콘택 사용시 셀 영역의 가장자리 즉 워드 라인의 끝 부분에 형성되는 셀프-얼라인 콘택에 있어서 게이트 전극과의 숏트 현상이 발생한다. 즉, 셀프-얼라인 콘택 형성에 있어서 식각 공정시 층간 절연막의 두께가 낮아져 비트 라인 콘택용 플러그와 워드 라인에 숏트 현상이 발생한다. 또한, 더미 셀 영역의 비트 라인 콘택용 플러그에 비트 라인 그리고 워드 라인간에 숏트 현상이 발생하게 된다.

따라서, 본 발명의 목적은 메모리 셀 영역의 가장 자리에서 발생하는 불량을 제거된 고집적 반도체 장치 및 그 제조 방법을 제공함에 있다.

본 발명의 다른 목적은 셀프-얼라인 콘택을 이용하는 반도체 장치에서 셀 어레이의 가장 자리에 위치되는 더미 셀 영역에 비트 라인 콘택을 형성하지 않도록 하여 비트 라인 콘택용 플러그와 워드 라인, 비트 라인간의 단락을 방지하여 도체간의 단락에 의한 불량을 제거한 반도체 메모리 장치 및 그 제조 방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 노말 셀 영역과 더미 셀 영역을 가지는 셀 어레이를 구비한 반도체 메모리 장치에 있어서, 반도체 기판에 일정한 간격으로 형성된 다수의 워드 라인과, 상기 워드 라인 양측면 액티브 영역에 형성된 소오스/드레인 불순물 영역과, 상기 각 워드 라인 측면에 형성된 절연막 측벽과, 상기 소오스/드레인 불순물 영역상에 형성된 커패시터 노드 콘택용 플러그 및 비트 라인 콘택용 플러그와, 상기 더미 셀 영역과 주변 영역이 연결되는 비트 라인 콘택용 플러그를 제외한 메모리 셀 어레이 영역의 비트 라인 콘택용 플러그에 형성된 콘택홀과, 상기 워드 라인과 수직한 방향으로 일정간격을 갖도록 형성된 비트 라인을 포함하여 이루어짐을 특징으로 한다.

또한, 상기와 같은 목적을 당성하기 위한 반도체 소자의 제조방법은 노말 셀 영역 및 더미 셀 영역으로 구분되는 메모리 셀 어레이를 가지는 반도체 장치의 제조 방법에 있어서, 반도체 기판에 일정 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인을 마스크로 이용하여 상기 워드 라인의 양측의 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 각 소오스/드레인 불순물 영역상에 커패시터 노드 콘택용 플러그와 비트 라인 콘택용 플러그를 형성하는 단계와, 전면에 층간 절연막을 형성하고 상기 더미 셀 영역과 주변영역이 연결되는 비트 라인 콘택용 플러그를 제외한 비트 라인 콘택용 플러그에 콘택 홀을 형성하는 단계와, 상기 워드 라인과 수직한 방향으로 일정 간격을 갖는 복수개의 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

도 1은 종래의 반도체 장치를 나타낸 레이아웃도

도 2는 도 1의 I-I′선상의 종래의 반도체 장치를 나타낸 단면도

도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 레이웃도

도 4는 도 3의 I-I′선상의 본 발명의 반도체 장치를 나타낸 단면도

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판 2 : 액티브 영역

3 : 필드 산화막 4 : 워드 라인

5 : 절연막 측벽 6,6a,6b : 플러그

7 : 층간 절연막 8 : 콘택홀

9 : 비트 라인 10 : 캡 절연막

이하에서는 본 발명의 바람직한 일 실시예에 따른 반도체 장치 및 그의 제조방법에 설명될 것이며, 도 1에 도시된 구성과 실질적으로 동일한 동작 혹은 구성을 갖는 구성요소에는 동일한 참조번호가 병기된다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도을 도시한 도면이고, 도 4는 도 3의 I-I′선상의 본 발명의 단면도이다.

도 3 및 도 4에 도시한 바와 같이 주변 영역과 셀 영역을 갖는 반도체 기판(1)에 액티브 영역(2)과 필드 영역(액티브 영역을 제외한 나며지 부분)을 정의하고, 상기 필드 영역에 필드 산화막(3)을 형성한다. 상기에서 셀 어레이 영역은도 1에서 설명한 바와 같이 노말 셀 영역(NCA)와 더미 셀 영역(DCA)으로 구분되며, 상기 더미 셀 영역(DCA)내의 셀은 동작하지 않는다.

그리고 상기 반도체 기판(1)의 액티브 영역(2)들 각각의 상부에 적어도 2개의 워드 라인(4)과 캡 절연막(도시되어 있지 않음)이 수직한 방향으로 형성하며, 상기 형성된 워드 라인(4)을 마스크로 이용하여 상기 액티브 영역(2)에 불순물 이온을 주입하여 소오스/드레인(도시되지 않음)을 형성한다. 이때, 상기 워드 라인 (4)들은 일정한 등간격으로 형성되며, 각 워드 라인(4)들의 측면에는 절연막 측벽(5)을 형성한다.

이어, 반도체 기판(1) 전면에 폴리 실리콘을 증착하고 CMP 공정으로 상기 워드 라인(4)의 캡 절연막 표면이 노출되도록 상기 폴리 실리콘을 제거한 다음, 다시 사진 석판술을 이용하여 폴리 실리콘을 패터닝하여 상기 노말 셀 영역(NCA) 및 더미 셀 영역(DCA)내 각 워드 라인(4) 사이의 액티브 영역(2)위에 복수개의 플러그 (6, 6a, 6b)를 형성한다. 이때, 상기 복수개의 플러그들중 각각 액티브 영역(2)에 위치된 2개의 워드 라인(4)의 사이에 형성된 플러그(6a, 6b)들은 비트 라인이 형성될 영역까지 확장되도록 형성된다.

상기와 같이 플러그를 형성한 후, 반도체 기판(1) 전면에 제 1 층간 절연막 (37)을 두껍게 증착하여 표면을 평탄화시키고, 상기 다수의 플러그(6a, 6b)들중, 노말 셀 영역(NCA)내에서 비트 라인이 형성된 영역으로 확장된 플러그(6a)에만 선택적으로 콘택홀(8)을 형성한다. 즉, 도 2에 도시된 바와 같이 노말 셀 영역(NCA)과 더미 셀 영역(DCA)내에서 비트 라인의 영역까지 확장되도록 형성된 다수의 플러그(6a, 6b)중 노말 셀 영역(NCA)내에 위치한 플러그(6b)에는 콘택홀(8)를 형성하지 않는 것이다. 그리고 상기 콘택홀(8)을 포함한 반도체 기판(1) 전면에 텅스텐과 캡 절연막을 패터닝하여 상기 워드 라인(4)과 수직한 방향으로 일정간격을 갖는 비트 라인(9)과 캡 절연막(10)을 형성한다.

상기한 바와 같이 본 발명의 실시예에 따른 반도체 장치는 더미 셀 영역(NCA)의 가장자리에 형성된 플러그(6b)에 콘택을 형성하지 않으므로 플러그와 게이트 전극간의 숏트 현상이 발생하더라도 노말 셀 영역(NCA)에는 영역을 미치지 않는다. 여기서, 더미 셀 영역(DCA)에 형성된 비트 라인(9)은 쉬프트 현상을 방지하기 위해 비트 라인(9) 쪽으로 확장된 플러그(6b)를 이용하여 비트 라인(9)을 연결시켜 준다.

상술한 바와 같이 본 발명의 실시예에 따른 반도체 장치 및 그 제조방법은 노말 셀 어레이와 더미 셀 어레이를 가지는 셀 어레이의 콘택을 셀프 얼라인 방법으로 형성할 때, 더미 셀 어레이내에 게이트 폴리와 접속되는 비트 라인 콘택을 형성하지 않으므로 포토리소그래피 공정의 한계로 인하여 더미 셀 어레이내의 콘택들의 단락에 의해 발생하는 노말 셀 어레이의 불량을 제거할 수 있다.

Claims (2)

1. 노말 셀 영역과 더미 셀 영역을 가지는 셀 어레이를 구비한 반도체 메모리 장치에 있어서,

   반도체 기판에 일정한 간격으로 형성된 다수의 워드 라인과;

   상기 워드 라인 양측면에 액티브 영역에 형성된 소오스/드레인 불순물 영역과 상기 각 워드 라인 측면에 형성된 절연막 측벽과;

   상기 소오스/드레인 불순물 영역상에 형성된 커패시터 노드 콘택용 플러그 및 비트 라인 콘택용 플러그와;

   상기 더미 셀 영역과 주변 영역이 연결되는 비트 라인 콘택용 플러그를 제외한 메모리 셀 어레이 영역의 비트 라인 콘택용 플러그에 형성된 콘택홀과;

   상기 워드 라인과 수직한 방향으로 일정간격을 갖도록 형성된 비트 라인을 포함하여 이루어짐을 특징으로 하는 고집적 반도체 메모리 장치.
2. 노말 셀 영역 및 더미 셀 영역으로 구분되는 메모리 셀 어레이를 가지는 반도체 장치의 제조방법에 있어서,

   반도체 기판에 일정 간격을 갖는 복수개의 워드 라인을 형성하는 단계와;

   상기 워드 라인을 마스크로 이용하여 상기 워드 라인 양측의 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계와;

   상기 각 워드 라인 측면에 절연막 측벽을 형성하는 단계와;

   상기 각 소오스/드레인 불순물 영역상에 커패시터 노드 콘택용 플러그와 비트 라인 콘택용 플러그를 형성하는 단계와;

   전면에 층간 절연막을 형성하고 상기 더미 셀 영역과 주변 영역이 연결되는 비트 라인 콘택용 플러그를 제외한 비트 라인 콘택용 플러그에 콘택홀을 형성하는 단계와;

   상기 워드 라인과 수직한 방향으로 일정 간격을 갖는 복수개의 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 고집적 반도체 메모리 장치의 제조방법.