JPH11168192A

JPH11168192A - 半導体記憶装置

Info

Publication number: JPH11168192A
Application number: JP9332797A
Authority: JP
Inventors: Yoshitaka Fujiishi; 義隆藤石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-12-03
Filing date: 1997-12-03
Publication date: 1999-06-22
Anticipated expiration: 2017-12-03
Also published as: JP3618532B2

Abstract

(57)【要約】【課題】ビット線の断線を抑制できる半導体記憶装置
を提供する。【解決手段】半導体記憶装置は、情報の記憶に関与す
るメモリセル部１と、情報の記憶に関与しないダミーセ
ル部２と、ビット線８ａ〜８ｄおよび１８ａ〜１８ｄと
を備える。ダミーセル部２は能動領域４ａおよび４ｂ
と、能動領域を取囲む分離酸化膜と、能動領域４ｂと電
気的に接続されたストレージノード１２を含む。ビット
線１８ａ〜１８ｄはダミーセル部２において他の部分よ
りも相対的に幅が広い。ダミーセル部２においてビット
線１８ａ〜１８ｄの上にストレージノード１２が形成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、ＤＲＡＭ（Dynamic Random A
ccess Memory）の構造に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体記憶装置の需要が急速に
拡大している。また機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体記憶装置の高集積化および高応答性あ
るいは高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭが一般的に知ら
れている。このＤＲＡＭは、多数の記憶情報を蓄積する
記憶領域であるメモリセルアレイと、外部との入出力に
必要な周辺回路とから構成されている。

【０００４】このように構成されるＤＲＡＭ半導体チッ
プ上において、メモリセルアレイは大きな面積を占めて
いる。また、このメモリセルアレイには、単位記憶情報
を蓄積するためのメモリセルがマトリックス状に複数個
配列されて形成されている。このメモリセルは、通常１
個のＭＯＳトランジスタと、これに接続された１個のキ
ャパシタとから構成されており、１トランジスタ１キャ
パシタ型のメモリセルとして広く知られている。このト
ランジスタは、ビット線により周辺回路の構成要素であ
るセンスアンプと接続される。

【０００５】次に、従来のＤＲＡＭの具体的な構成につ
いて説明する。図１８は、従来のＤＲＡＭの構成を示す
平面図である。図１８を参照して、シリコン基板上に
は、メモリセル部２０１とダミーセル部２０２により構
成されるメモリセルアレイ領域と、センスアンプ部２０
３により構成されるセンスアンプ領域が形成されてい
る。

【０００６】メモリセル部２０１には、情報が記憶さ
れ、ダミーセル部２０２には、情報が記憶されない。こ
れは、メモリセル領域の外周部分のダミーセル部２０２
では、微細な繰返しパターンが途切れ、また段差が存在
するためメモリセルが設計通りに形成されない場合があ
るからである。メモリセルアレイ領域には、能動領域２
０４が形成されている。シリコン基板上には互いに距離
を隔てて１方向に並んで延びるようにワード線（ゲート
電極）２０５および２０６が形成されている。ワード線
２０５および２０６と直交する方向に延びるように複数
本のビット線２０８が形成されている。ビット線２０８
は、コンタクトホール２０７により能動領域２０４と接
続される。ビット線２０８の幅は、コンタクトホール２
０７が存在する部分で相対的に広く、それ以外の部分で
は相対的に狭い。能動領域２０４上にキャパシタのスト
レージノード２１１および２１２が形成される。能動領
域２０４とストレージノード２１１とはコンタクトホー
ル２０９により接続され、能動領域２０４とストレージ
ノード２１２とはコンタクトホール２１０により接続さ
れる。

【０００７】センスアンプ部２０３は、ビット線２０８
によりメモリセル部２０１やダミーセル部２０２と電気
的に接続される。センスアンプ部２０３には能動領域２
１４が形成される。能動領域２１４上にゲート電極２０
５が形成される。ビット線２０８と能動領域２１４がコ
ンタクトホール２１７により電気的に接続され、能動領
域２１４と配線２２０もコンタクトホール２１７により
電気的に接続される。

【０００８】図１９は、図１８中のＣ−Ｃ線に沿って見
た断面を示す図である。図１９を参照して、シリコン基
板２１８上に分離酸化膜２１９が形成されている。分離
酸化膜２１９に囲まれた領域が能動領域であり、能動領
域には、不純物領域２３１が形成されている。不純物領
域２３１に隣接してゲート電極２０５および２０６が形
成されている。ゲート電極２０５は、シリコン基板２１
８上にゲート酸化膜（図示せず）を介在させて形成され
たポリシリコン層２０５ａと、ポリシリコン層２０５ａ
上に形成されたタングステンシリサイド層２０５ｂによ
り構成される。ゲート電極２０６もゲート酸化膜（図示
せず）上に形成されたポリシリコン層２０６ａと、ポリ
シリコン層２０６ａ上に形成されたタングステンシリサ
イド層２０６ｂにより構成される。また、ゲート電極２
０５および２０６の側壁にはサイドウォール酸化膜２２
３が形成される。

【０００９】シリコン基板２１８の表面を覆うように層
間絶縁膜２２６が形成される。層間絶縁膜２２６には、
不純物領域２３１に達するコンタクトホール２０７が形
成されている。コンタクトホール２０７を充填するよう
に、ポリシリコン層２３８とタングステンシリサイド層
２４８により構成されるビット線２０８が埋込まれる。
また、センスアンプ部２０３では、コンタクトホール２
０７に、ポリシリコン層２３８とタングステンシリサイ
ド層２４８により構成される配線２２０が埋込まれる。

【００１０】層間絶縁膜２２６を覆うように層間絶縁膜
２２７が形成される。不純物領域２３１に達するコンタ
クトホール２０９および２１０が層間絶縁膜２２６およ
び２２７に形成される。コンタクトホール２０９および
２１０を充填するようにストレージノード２１１および
２１２が形成される。ストレージノード２１１および２
１２を覆うように層間絶縁膜（図示せず）およびセルプ
レート２２９が形成される。

【００１１】図２０は、図１８中のＤ−Ｄ線に沿って見
た断面を示す図である。図２０を参照して、シリコン基
板２１８上に分離酸化膜２１９が形成される。分離酸化
膜２１９上にはゲート電極２０５および２０６が形成さ
れ、ゲート電極２０５および２０６を覆うように層間絶
縁膜２２６が形成されている。

【００１２】メモリセル部２０１およびダミーセル部２
０２では、分離酸化膜２１９の上にビット線２０８が形
成されている。また、ビット線２０８はセンスアンプ部
２０３においては、シリコン基板２１８の上に形成され
ている。センスアンプ部２０３では、ゲート電極２０５
の上にはビット線２０８や配線２２０が形成されていな
い。

【００１３】ビット線２０８および配線２２０を覆うよ
うに層間絶縁膜２２７、層間絶縁膜（図示せず）および
セルプレート２２９が形成されている。

【００１４】図２１は図１８中のＥ−Ｅ線に沿って見た
断面を示す図である。図２１を参照して、シリコン基板
２１８上に分離酸化膜２１９が形成される。分離酸化膜
２１９の上に位置するようにビット線２０８が形成され
る。分離酸化膜２１９の間には不純物領域２３１が形成
され、シリコン基板２１８を覆うように層間絶縁膜２２
６および２２７が形成される。層間絶縁膜２２６および
２２７には、不純物領域２３１に達するコンタクトホー
ル２１０が形成され、コンタクトホール２１０を充填す
るようにストレージノード２１２が形成されている。ス
トレージノード２１２を覆うように層間絶縁膜（図示せ
ず）およびセルプレート２２９が形成されている。

【００１５】次に、図１８〜図２１で示す従来のＤＲＡ
Ｍの製造方法について説明する。図２２および２６は、
図１８で示す従来のＤＲＡＭの製造工程を示す平面図で
あり、図２３〜図２５は、図２２中のＣ−Ｃ、Ｄ−Ｄ、
Ｅ−Ｅ線に沿って見た断面を示す図である。図２７〜図
２９は、図２６中のＣ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅ線に沿って
見た断面を示す図である。図２２〜図２５を参照して、
シリコン基板２１８上にＬＯＣＯＳ法により、分離酸化
膜２１９を形成する。次にシリコン基板２１８の表面に
シリコン酸化膜を形成し、このシリコン酸化膜と分離酸
化膜２１９とを覆うようにドープトポリシリコンを堆積
する。ドープトポリシリコン上にタングステンシリサイ
ドを堆積し、タングステンシリサイド上に所定のパター
ンを有するレジストパターンを形成する。レジストパタ
ーンに従ってタングステンシリサイドとドープトポリシ
リコンとシリコン酸化膜とをエッチングすることによ
り、タングステンシリサイド層２０５ｂおよび２０６ｂ
と、ポリシリコン層２０５ａおよび２０６ａと、ゲート
酸化膜（図示せず）を形成する。タングステンシリサイ
ド層２０５ｂとポリシリコン層２０５ａがゲート電極２
０５を構成し、タングステンシリサイド層２０６ｂとポ
リシリコン層２０６ａがゲート電極２０６を構成する。

【００１６】ゲート電極２０５および２０６をマスクと
してシリコン基板２１８にリンをイオン注入することに
より、ゲート電極２０５および２０６の両側に不純物領
域２３１を形成する。ゲート電極２０５および２０６を
覆うようにシリコン酸化膜を堆積し、このシリコン酸化
膜を全面エッチバックすることによりゲート電極２０５
および２０６の側壁にサイドウォール酸化膜２２３を形
成する。ゲート電極２０５および２０６を覆うように層
間絶縁膜２２６を形成する。層間絶縁膜２２６上に所定
のパターンを有するレジストパターンを形成し、このレ
ジストパターンに従って層間絶縁膜２２６をエッチング
することにより、不純物領域２３１に達するコンタクト
ホール２０７を形成する。層間絶縁膜２２６の表面とコ
ンタクトホール２０７の底面と側面を覆うようにドープ
トポリシリコンを堆積し、コンタクトホール２０７を充
填しドープトポリシリコンの表面を覆うようにタングス
テンシリサイドを堆積する。タングステンシリサイド上
に所定のパターンを有するレジストパターン２９９を形
成し、レジストパターン２９９に従ってタングステンシ
リサイドとドープトポリシリコンをエッチングすること
により、タングステンシリサイド層２４８とポリシリコ
ン層２３８により構成されるビット線２０８を形成す
る。また、センスアンプ部２０３では、タングステンシ
リサイド層２４８とポリシリコン層２３８により構成さ
れる配線２２０を形成する。

【００１７】図２６〜図２９を参照して、層間絶縁膜２
２６上に層間絶縁膜２２７を堆積する。層間絶縁膜２２
７上に所定のパターンを有するレジストパターンを形成
し、このレジストパターンに従って層間絶縁膜２２７お
よび２２６をエッチングすることにより、不純物領域２
３１に達するコンタクトホール２０９および２１０を形
成する。

【００１８】図１８〜図２１を参照して、コンタクトホ
ール２０９および２１０を充填しかつ層間絶縁膜２２７
の表面を覆うようにドープトポリシリコンを堆積する。
このドープトポリシリコン上に所定のパターンを有する
レジストパターンを形成し、このレジストパターンに従
ってドープトポリシリコンをエッチングすることによ
り、ストレージノード２１１および２１２を形成する。
ストレージノード２１１および２１２を覆うように層間
絶縁膜（図示せず）およびセルプレート２２９を形成す
る。これにより図１８〜図２１で示すＤＲＡＭが完成す
る。

【００１９】

【発明が解決しようとする課題】図３０は、上述のよう
な従来のＤＲＡＭの製造工程で生じる問題点を示す図で
ある。図３０を参照して、従来の製造方法の図２４で示
す工程においてレジストパターン２９９を形成する際に
は、タングステンシリサイド上にレジストを塗布し、こ
のレジストの所望の部分にだけ光を当てる。光が照射さ
れたレジストを現像液に浸すと、光が照射された部分が
現像液に溶解するため光が照射されなかった部分がレジ
ストパターン２９９として残る。

【００２０】しかしながら、従来の製造方法では、図３
０で示すように、ダミーセル部２０２とセンスアンプ部
２０３の境目で分離酸化膜２１９が途切れる。分離酸化
膜２１９の途切れる部分３０１〜３０４での反射が図３
０のＸおよびＹで示す部分に集中するため、ＸおよびＹ
で示す部分でビット線２０８が細くなる。特にＹで示す
部分は、メモリセル領域のような繰返しパターンが途切
れる箇所でもあり、光近接効果によってもパターンが細
る。これにより、本来露光されないはずの図３０中のＸ
およびＹで示す部分のレジストが露光されるので、この
部分でのレジストパターンの幅が細くなる。図３１は幅
が細くなったビット線を示す図であり、図３２は図３１
中のＦ−Ｆ線に沿って見た断面を示す図である。図３１
および図３２を参照して、幅が細くなった部分を有する
レジストパターンに従ってビット線２０８を形成すれ
ば、ＸおよびＹで示す部分においてビット線２０８が細
くなり、最悪の場合は断線してしまうというおそれがあ
った。

【００２１】この問題を解決するためにダミーセル部２
０２において、ビット線２０８の幅を広げることも考え
られるが、ビット線２０８の隣にはコンタクトホール２
１０が形成されている。そのため、ビット線２０８の幅
を十分に広げることができず、ビット線の断線に対して
必ずしも効果を発揮するとは言い難い。

【００２２】そこで、この発明は、上述のような問題点
を解決するためになされたものであり、ビット線の断線
を抑制できる半導体記憶装置を得ることを目的とするも
のである。

【００２３】

【課題を解決するための手段】この発明に従った半導体
記憶装置は、情報を記憶するためのメモリセルアレイ領
域と、メモリセルアレイ領域内の情報を読出す信号を増
幅するためのセンスアンプ領域と、メモリセルアレイ領
域からセンスアンプ領域まで延在するビット線とを備え
る。メモリセルアレイ領域は、情報の記憶に関与するメ
モリセル部と、メモリセル部に隣接して形成された、情
報の記憶に関与しないダミーセル部とを有する。ダミー
セル部は、能動領域と、その能動領域を取囲むように形
成された分離酸化膜と、能動領域に電気的に接続された
導電層とを含む。ビット線は、ダミーセル部において分
離酸化膜とそれに隣接する能動領域の上に延在するビッ
ト線部分を含む。ビット線部分は他の部分よりも相対的
に広い幅を有する。ダミーセル部においてビット線部分
の上に導電層が形成されている。

【００２４】このように構成された半導体記憶装置にお
いては、ダミーセル部においてビット線部分が他の部分
よりも相対的に広い幅を有する。そのため、ビット線を
形成する際に半導体基板からの反射光によりダミーセル
部が露光された場合においても、ビット線が断線する可
能性が少なくなる。さらに、ダミーセル部において、ビ
ット線部分の上に導電層が形成されている。すなわち、
ビット線部分は、導電層の下に入り込むように形成され
ているので、導電層の下に位置する全部分にビット線部
分を形成できる。その結果、ビット線部分の幅をさらに
広げることができ、ビット線の断線を抑制できる。

【００２５】また、センスアンプ領域は、メモリセルア
レイ領域の一方端部に隣接して設けられる第１のセンス
アンプ部と、メモリセルアレイ領域の他方端部に隣接し
て設けられる第２のセンスアンプ部とを含み、ビット線
は第１のセンスアンプ部に電気的に接続される第１のビ
ット線と、第２のセンスアンプ部に電気的に接続される
第２のビット線とを含み、ダミーセル部は、第１のダミ
ーセル部分と、第１のダミーセル部分に隣接して設けら
れる第２のダミーセル部分とを含み、導電層と能動領域
とは第１のダミーセル部分で電気的に接続され、導電層
と能動領域とは第２のダミーセル部分で電気的に接続さ
れないことが好ましい。

【００２６】この場合、第２のダミーセル部分では導電
層と能動領域が電気的に接続されないので、第２のダミ
ーセル部分で、能動領域の幅とほぼ等しい幅のビット線
部分を形成することができる。その結果、第２のダミー
セル部分上でビット線部分の幅が広くなりビット線の断
線を抑制できる。

【００２７】さらに、第１のダミーセル部分には能動領
域と導電層を電気的に接続するコンタクトホールが形成
され、第２のダミーセル部分には能動領域と導電層を電
気的に接続するコンタクトホールが形成されていないこ
とが好ましい。この場合、第２のダミーセル部分にコン
タクトホールが形成されていないため、第２のダミーセ
ル部分で能動領域の幅と同じ幅を有するビット線部分を
形成できる。その結果、第２のダミーセル部分上でビッ
ト線部分の幅が太くなり、ビット線の断線を抑制でき
る。

【００２８】

【発明の実施の形態】（実施の形態１）図１は、この発
明の実施の形態１に従った半導体記憶装置を示す平面図
である。図２は図１中のＡ−Ａ線に沿って見た断面を示
す図であり、図３は、図１中のＢ−Ｂ線に沿って見た断
面を示す図である。図１を参照して、シリコン基板上に
メモリセル部１とダミーセル部２からなるメモリセルア
レイ領域と、センスアンプ部３からなるセンスアンプ領
域とが形成されている。図１中の右側にもセンスアンプ
部（図示せず）が形成されている。メモリセル部１は、
情報の記憶に関与するが、ダミーセル部２は、情報の記
憶に関与しない。メモリセルアレイ領域では、能動領域
４ａおよび４ｂが形成される。ダミーセル部２におい
て、能動領域４ｂの上が第１のダミーセル部分であり、
能動領域４ａの上が第２のダミーセル部分である。

【００２９】メモリセルアレイ領域では、図１中の横方
向に並ぶビット線８ａ〜８ｄおよび１８ａ〜１８ｄが形
成されている。ビット線８ａ〜８ｄが第１のビット線で
あり、ビット線１８ａ〜１８ｄが第２のビット線であ
る。ビット線１８ａ〜１８ｄはセンスアンプ部３と電気
的に接続され、ビット線８ａ〜８ｄは図１中の右方向に
さらに延び、その先でセンスアンプ部（図示せず）と電
気的に接続される。

【００３０】ビット線１８ａ〜１８ｄの幅は、第２のダ
ミーセル部分において相対的に広くなっている。ビット
線１８ａ〜１８ｄの相対的に幅の広い部分の幅はＷ₁で
あり、幅の狭い部分の幅はＷ₂である。また、隣り合う
ビット線間の距離が広い部分と狭い部分があり、広い部
分の距離はＷ₁であり、狭い部分の距離がＷ₂である。
ビット線８ａ〜８ｄおよび１８ａ〜１８ｄは、コンタク
トホール７により能動領域４ａと電気的に接続される。

【００３１】メモリセルアレイ領域では、導電層として
のストレージノード１１および１２が形成されている。
ストレージノード１１は、メモリセル部１に形成され、
コンタクトホール９により能動領域４ａと電気的に接続
される。一方、ストレージノード１２は、ダミーセル部
２に形成され、ストレージノード１１を２つ繋げたよう
な形状となっている。ストレージノード１２は第１のダ
ミーセル部分と第２のダミーセル部分に位置する。スト
レージノード１２と能動領域４ｂとは第１のダミーセル
部分でコンタクトホール１０により電気的に接続され
る。第２のダミーセル部ではストレージノード１２と能
動領域は電気的に接続されない。

【００３２】センスアンプ部３は、能動領域１４を有す
る。能動領域１４とビット線１８ａ〜１８ｄがコンタク
トホール１７により電気的に接続される。配線２０と能
動領域１４がコンタクトホール１７により電気的に接続
される。

【００３３】図２は、図１中のＡ−Ａ線に沿って見た断
面を示す図である。図２に示す断面は、従来の図１９で
示す断面に対応する。図１９では、ビット線２０８の幅
が細かったため、分離酸化膜２１９上にはビット線２０
８が現れなかったのに対して、図２では、ビット線１８
ｃの幅が広いので、分離酸化膜１９上にもビット線１８
ｃが現れている。

【００３４】その他の構成について説明すると、シリコ
ン基板１８表面に分離酸化膜１９が形成されている。分
離酸化膜１９に囲まれた領域が能動領域であり、能動領
域に不純物領域３１ａ、３１ｂおよび３２が形成され
る。シリコン基板１上にゲート酸化膜（図示せず）を介
在させてゲート電極５および６が生成されている。ポリ
シリコン層５ａおよび６ａと、タングステンシリサイド
層５ｂおよび６ｂによりゲート電極５および６が構成さ
れる。ゲート電極５および６の側壁にはサイドウォール
酸化膜２３が形成されている。ゲート電極５および６を
覆うように層間絶縁膜２６が形成される。層間絶縁膜２
６には不純物領域３１ａおよび３２に達するコンタクト
ホール７が形成されている。コンタクトホール７の側面
と底面と層間絶縁膜２６の表面にはポリシリコン層３８
が形成され、ポリシリコン層３８の表面を覆いかつコン
タクトホール７を充填するようにタングステンシリサイ
ド層４８が形成されている。タングステンシリサイド層
４８とポリシリコン層３８がビット線１８ｃを形成す
る。また、センスアンプ部３では、タングステンシリサ
イド層４８とポリシリコン層３８からなる配線２０が形
成される。

【００３５】ビット線１８ｃおよび配線２０を覆うよう
に層間絶縁膜２７が形成される。不純物領域３１ａに達
するコンタクトホール９が層間絶縁膜２６および２７に
形成される。コンタクトホール９を充填するように層間
絶縁膜２７の表面にストレージノード１１が形成され
る。また、層間絶縁膜２７の表面にストレージノード１
２が形成される。ストレージノード１１および１２を覆
うように層間絶縁膜（図示せず）とセルプレート２９が
形成される。

【００３６】図３は、図１中のＢ−Ｂ線に沿って見た断
面を示す図である。図３は図２１で示す断面に対応す
る。図２１では、すべての不純物領域２３１の上にコン
タクトホール２１０が設けられていたのに対して、図３
では、不純物領域３１ａの上にはコンタクトホールは設
けられていない。また、図２１で示すビット線２０８は
すべて同じ幅であったのに対して、図３では、ビット線
１８ｃの幅は相対的に広いが、ビット線８ｃの幅が相対
的に狭い。ビット線１８ｃの幅を相対的に広くできるの
は、不純物領域３１ａ上にコンタクトホールが存在しな
いからである。

【００３７】その他の構成について説明すると、図３で
は、シリコン基板１８上に分離酸化膜１９が形成されて
いる。隣り合う分離酸化膜１９の間には不純物領域３１
ａおよび３１ｂが形成されている。シリコン基板１８上
に層間絶縁膜２６が形成され、層間絶縁膜２６の表面に
ビット線８ｂ、８ｃ、１８ｂおよび１８ｃが形成されて
いる。ビット線８ｂ、８ｃ、１８ｂおよび１８ｃを覆う
ように層間絶縁膜２７が形成されている。不純物領域３
１ｂに達するコンタクトホール１０が層間絶縁膜２６お
よび２７に形成されている。コンタクトホール１０を充
填するように層間絶縁膜２７の表面にストレージノード
１２が形成され、ストレージノード１２を覆うように層
間絶縁膜（図示せず）およびセルプレート２９が形成さ
れている。

【００３８】このように構成された半導体記憶装置にお
いては、従来に比べて、第２のダミーセル部において、
コンタクトホールが存在しない。そのため、この部分に
おいてビット線１８ａ〜１８ｄの幅を十分に太くするこ
とができ、能動領域の上にもビット線を広げることがで
きる。したがって、従来のように、ビット線を形成する
際に分離酸化膜１９が途切れる箇所からの光の反射によ
り分離酸化膜上に位置するビット線の部分が細くなった
としても、能動領域の上にビット線が存在する。その結
果、ビット線の断線を抑制することができる。

【００３９】（実施の形態２）実施の形態２では、実施
の形態１で示した半導体記憶装置の製造方法について説
明する。図４および７は、図１で示した半導体記憶装置
の製造工程を示す平面図である。図５は図４中のＡ−Ａ
線に沿って見た断面を示す図であり、図６は図４中のＢ
−Ｂ線に沿って見た断面を示す図である。また、図８
は、図７中のＡ−Ａ線に沿って見た断面を示す図であ
り、図９は、図７中のＢ−Ｂ線に沿って見た断面を示す
図である。

【００４０】図４〜図６を参照して、シリコン基板１８
の表面にＬＯＣＯＳ法により分離酸化膜１９を形成す
る。シリコン基板１８の表面にシリコン酸化膜を形成
し、このシリコン酸化膜を覆うようにドープトポリシリ
コンを堆積する。ドープトポリシリコン上にタングステ
ンシリサイドを堆積する。タングステンシリサイド上に
所定のパターンを有するレジストパターンを形成する。
このレジストパターンに従ってタングステンシリサイド
とドープトポリシリコンとシリコン酸化膜とをパターニ
ングすることにより、タングステンシリサイド層５ｂお
よび６ｂと、ポリシリコン層５ａおよび６ａと、ゲート
酸化膜（図示せず）とを形成する。ポリシリコン層５ａ
とタングステンシリサイド層５ｂがゲート電極５を構成
し、ポリシリコン層６ａとタングステンシリサイド層６
ｂがゲート電極６を構成する。

【００４１】ゲート電極５および６をマスクとしてシリ
コン基板１８にリンなどの不純物イオンを注入すること
により、不純物領域１７を形成する。ゲート電極５およ
び６を覆うようにシリコン酸化膜を堆積し、このシリコ
ン酸化膜を全面エッチバックすることによりサイドウォ
ール酸化膜２３を形成する。

【００４２】ゲート電極５および６を覆うように層間絶
縁膜２６を形成し、層間絶縁膜２６上に所定のパターン
を有するレジストパターンを形成する。レジストパター
ンに従って層間絶縁膜２６をエッチングすることによ
り、不純物領域１７に達するコンタクトホール７を形成
する。コンタクトホール７の側面と底面と層間絶縁膜２
６の表面を覆うようにドープトポリシリコンを堆積す
る。このドープトポリシリコンの表面を覆いかつコンタ
クトホール７を充填するようにタングステンシリサイド
を堆積する。タングステンシリサイド上に所定のパター
ンを有するレジストパターン９９を形成し、このレジス
トパターン９９に従ってタングステンシリサイドとドー
プトポリシリコンとをエッチングすることにより、タン
グステンシリサイド層４８とポリシリコン層３８により
構成されるビット線８ａ〜８ｄおよび１８ａ〜１８ｄを
形成する。また、センスアンプ部３では、タングステン
シリサイド層４８とポリシリコン層３８からなる配線２
０を形成する。

【００４３】図７〜図９を参照して、層間絶縁膜２６上
に層間絶縁膜２７を形成する。不純物領域３１ａに達す
るコンタクトホール９を層間絶縁膜２６および２７に形
成し、不純物領域３１ｂに達するコンタクトホール１０
を層間絶縁膜２６および２７に形成する。

【００４４】図１〜３を参照して、コンタクトホール９
および１０を充填するようにドープトポリシリコンを堆
積する。このドープトポリシリコンを所定の形状にパタ
ーニングすることにより不純物領域３１ａに電気的に接
続されたストレージノード１１と、不純物領域３１ｂに
電気的に接続されたストレージノード１２を形成する。
ストレージノード１１および１２の上に層間絶縁膜（図
示せず）およびセルプレート２９を形成することにより
図１〜図３で示す半導体装置が完成する。

【００４５】このような製造工程に従えば、図１〜図３
で示す半導体装置を、特別な工程を付加することなく容
易に製造することができる。

【００４６】（比較例１）図１０は、比較例１に従った
半導体記憶装置の断面図である。図３で示す半導体記憶
装置において、図２１で示す従来のストレージノードを
形成するためのパターンを用いれば図１０で示すストレ
ージノード１２と導電層５３が形成される。ストレージ
ノード１２はシリコン基板１８と電気的に接続され、導
電層５３は、シリコン基板１８と電気的に接続されな
い。

【００４７】このような半導体記憶装置においては、導
電層５３がシリコン基板１８と電気的に接続されていな
いので導電層５３を形成するプラズマエッチングの際に
導電層５３となる部分が十分エッチングされない。その
ため、隣り合うダミーセル部のストレージノード１２だ
けでなくメモリセル部のストレージノード１１とも接触
しショートするという問題がある。

【００４８】また、導電層５３を形成しないことも考え
られるが、この場合、ストレージノード１２上に誘電体
膜、セルプレート、層間絶縁膜を堆積していくと、不純
物領域３１ａ上の層間絶縁膜では高さが低くなる。その
ため、この層間絶縁膜上にアルミニウムなどからなる配
線を形成すると、不純物領域３１ａ上で配線が所定の形
状にパターニングされず、配線が断線するということが
予想される。

【００４９】（実施の形態３）図１１は、この発明の実
施の形態２に従った半導体記憶装置の平面図である。図
１１で示すビット線１１８ａ〜１１８ｄのダミーセル部
２上での幅は、図１で示すものよりも広くなっている。
また、図１１で示すビット線１０８ａ〜１０８ｄは、ダ
ミーセル部２上に延びていない。また図１１において隣
り合うビット線間の距離をＷ₃、ビット線の幅の狭い部
分の幅をＷ₄、ビット線の幅の広い部分の幅をＷ₅とす
ると、これらの間にはＷ₅＝Ｗ₃＋２・Ｗ₄で示す関係
が成り立つ。その他の構成については図１１で示す半導
体記憶装置は図１で示す半導体記憶装置と同様であるの
で、その説明は繰返さない。

【００５０】図１２は図１１中のＢ−Ｂ線に沿って見た
断面を示す図である。図１２で示す断面は実施例１の図
３で示す断面に対応する。図１２中のビット線１１８ｃ
は図３中のビット線１８ｃよりも幅が広く、ビット線１
１８ｃは２つの分離酸化膜１９と不純物領域３１ａの上
に位置している。なお、図１１中のＡ−Ａ線に沿って見
た断面は、図３で示すものと同様であるのでその説明は
繰返さない。

【００５１】このように構成された半導体記憶装置にお
いては、ビット線の幅をさらに広げることができる。そ
のため、ビット線を形成する際のフォトリソグラフィ工
程において分離酸化膜１９が途切れる箇所からの光の反
射により分離酸化膜１９上のビット線の部分が細くなっ
たとしても能動領域上にビット線が存在する。その結
果、ビット線の断線を抑制できる。

【００５２】（実施の形態４）実施の形態４では、図１
１および図１２で示す半導体記憶装置の製造方法につい
て説明する。

【００５３】図１３および１５は図１１で示す半導体記
憶装置の製造工程を示す平面図である。図１４は図１３
中のＢ−Ｂ線に沿って見た断面を示す図である。図１６
は図１５中のＢ−Ｂ線に沿って見た断面を示す図であ
る。なお、図１３中のＡ−Ａ線に沿って見た断面は図５
で示され、図１５中のＡ−Ａ線に沿って見た断面は図８
で示される。

【００５４】図１３および図１４を参照して、実施の形
態２と同様に、シリコン基板１８上に分離酸化膜１９、
ゲート電極５および６、不純物領域３１ａ、３１ｂおよ
び３２、サイドウォール酸化膜２３、層間絶縁膜２６を
形成する。層間絶縁膜２６上にドープトポリシリコンを
堆積し、このドープトポリシリコン上にタングステンシ
リサイドを堆積する。タングステンシリサイド上に所定
のパターンを有するレジストパターン１１９を形成す
る。レジストパターン１１９に従ってタングステンシリ
サイドおよびドープトポリシリコンをエッチングするこ
とにより、タングステンシリサイド層１４８とポリシリ
コン層１３８からなるビット線１０８ａ〜１０８ｄおよ
び１１８ａ〜１１８ｄを形成する。

【００５５】図１５および図１６を参照して、ビット線
１１８ｂおよび１１８ｃを覆うように層間絶縁膜２７を
形成する。層間絶縁膜２７上に所定のパターンを有する
レジストパターンを形成する。このレジストパターンに
従って層間絶縁膜２６および２７をエッチングすること
により不純物領域３１ａに達するコンタクトホール９と
不純物領域３１ｂに達するコンタクトホール１０を形成
する。

【００５６】図１１および図１２を参照して、コンタク
トホール９および１０を充填しかつ層間絶縁膜２７の表
面を覆うようにドープトポリシリコンを堆積する。この
ドープトポリシリコン上に所定のパターンを有するレジ
ストパターンを形成する。このレジストパターンに従っ
てドープトポリシリコンをエッチングすることによりス
トレージノード１１および１２を形成する。ストレージ
ノード１１および１２上に層間絶縁膜（図示せず）およ
びセルプレート２９を形成することにより図１１および
図１２で示す半導体記憶装置が完成する。

【００５７】このような製造工程に従えば、図１１およ
び図１２で示すような半導体記憶装置を、特別な工程を
付加することなく容易に製造することができる。

【００５８】（比較例２）図１７は、比較例２に従った
半導体記憶装置の断面図である。図１２で示す半導体記
憶装置において、図２１で示す従来のストレージノード
を形成するためのパターンを用いれば図１７で示すスト
レージノード１２と導電層５３が形成される。ストレー
ジノード１２はシリコン基板１８と電気的に接続され、
導電層５３はシリコン基板１８と電気的に接続されな
い。

【００５９】このような半導体記憶装置においては、比
較例１と同様に、導電層５３がシリコン基板１９と電気
的に接続されていないので、プラズマエッチングで導電
層５３を形成する際に導電層５３を所定の形状にパター
ニングできない。そのため、隣り合うダミーセル部のス
トレージノード１２だけでなくメモリセル部のストレー
ジノード１１とも接触しショートするという問題があ
る。

【００６０】また、導電層５３を形成しなければ、スト
レージノード１２を覆うように層間絶縁膜（図示せず）
およびセルプレート２９および層間絶縁膜を形成した場
合、不純物領域３１ａ上の層間絶縁膜の高さが低くな
る。そのため、この層間絶縁膜上にアルミニウムなどか
らなる配線を形成すれば、この配線が不純物領域３１ａ
上で所定の形状にパターニングされにくくなり、配線の
断線が生じるという問題が考えられる。

【００６１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００６２】

【発明の効果】請求項１〜３に記載の発明によれば、ビ
ット線の断線を抑制できる半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１に従った半導体記憶
装置を示す平面図である。

【図２】図１中のＡ−Ａ線に沿って見た断面を示す図
である。

【図３】図１中のＢ−Ｂ線に沿って見た断面を示す図
である。

【図４】図１で示す半導体記憶装置の製造方法の第１
工程を示す平面図である。

【図５】図４中のＡ−Ａ線に沿って見た断面を示す図
である。

【図６】図４中のＢ−Ｂ線に沿って見た断面を示す図
である。

【図７】図１で示す半導体記憶装置の製造方法の第２
工程を示す平面図である。

【図８】図７中のＡ−Ａ線に沿って見た断面を示す図
である。

【図９】図７中のＢ−Ｂ線に沿って見た断面を示す図
である。

【図１０】比較例１に従った半導体記憶装置の断面図
である。

【図１１】この発明の実施の形態３に従った半導体記
憶装置の平面図である。

【図１２】図１１中のＢ−Ｂ線に沿って見た断面を示
す図である。

【図１３】図１１で示す半導体記憶装置の製造方法の
第１工程を示す平面図である。

【図１４】図１３中のＢ−Ｂ線に沿って見た断面を示
す図である。

【図１５】図１１で示す半導体記憶装置の製造方法の
第２工程を示す断面図である。

【図１６】図１５中のＢ−Ｂ線に沿って見た断面を示
す図である。

【図１７】比較例２に従った半導体記憶装置の断面図
である。

【図１８】従来の半導体記憶装置の平面図である。

【図１９】図１８中のＣ−Ｃ線に沿って見た断面を示
す図である。

【図２０】図１８中のＤ−Ｄ線に沿って見た断面を示
す図である。

【図２１】図１８中のＥ−Ｅ線に沿って見た断面を示
す図である。

【図２２】図１８で示す半導体記憶装置の製造方法の
第１工程を示す平面図である。

【図２３】図２２中のＣ−Ｃ線に沿って見た断面を示
す図である。

【図２４】図２２中のＤ−Ｄ線に沿って見た断面を示
す図である。

【図２５】図２２中のＥ−Ｅ線に沿って見た断面を示
す図である。

【図２６】図１８で示す半導体記憶装置の製造方法の
第２工程を示す平面図である。

【図２７】図２６中のＣ−Ｃ線に沿って見た断面を示
す図である。

【図２８】図２６中のＤ−Ｄ線に沿って見た断面を示
す図である。

【図２９】図２６中のＥ−Ｅ線に沿って見た断面を示
す図である。

【図３０】従来の製造工程における問題点を説明する
ための半導体記憶装置の断面図である。

【図３１】ビット線が細くなった従来の半導体記憶装
置の平面図である。

【図３２】図３１中のＦ−Ｆ線に沿って見た断面を示
す図である。

【符号の説明】

１メモリセル部、２ダミーセル部、３センスアン
プ部、４ａ，４ｂ能動領域、８ａ〜８ｄ，１８ａ〜１
８ｄ，１０８ａ〜１０８ｄ，１１８ａ〜１１８ｄビッ
ト線、９，１０コンタクトホール、１２ストレージ
ノード。

Claims

【特許請求の範囲】

【請求項１】情報を記憶するためのメモリセルアレイ
領域と、前記メモリセルアレイ領域内の情報を読出す信号を増幅
するためのセンスアンプ領域と、前記メモリセルアレイ領域から前記センスアンプ領域ま
で延在するビット線とを備え、前記メモリセルアレイ領域は、情報の記憶に関与するメ
モリセル部と、前記メモリセル部に隣接して形成され
た、情報の記憶に関与しないダミーセル部とを有し、前記ダミーセル部は、能動領域と、前記能動領域を取囲
むように形成された分離酸化膜と、前記能動領域に電気
的に接続された導電層とを含み、前記ビット線は、前記ダミーセル部において前記分離酸
化膜とそれに隣接する前記能動領域の上に延在するビッ
ト線部分を含み、前記ビット線部分は他の部分よりも相
対的に広い幅を有し、前記ダミーセル部において前記ビット線部分の上に前記
導電層が形成されている、半導体記憶装置。
【請求項２】前記センスアンプ領域は、前記メモリセ
ルアレイ領域の一方端部に隣接して設けられる第１のセ
ンスアンプ部と、前記メモリセルアレイ領域の他方端部
に隣接して設けられる第２のセンスアンプ部とを含み、前記ビット線は、前記第１のセンスアンプ部に電気的に
接続される第１のビット線と、前記第２のセンスアンプ
部に電気的に接続される第２のビット線とを含み、前記ダミーセル部は、第１のダミーセル部分と、前記第
１のダミーセル部分に隣接して設けられる第２のダミー
セル部分とを含み、前記導電層と前記能動領域とは前記第１のダミーセル部
分で電気的に接続され、前記導電層と前記能動領域とは
前記第２のダミーセル部分で電気的に接続されていな
い、請求項１に記載の半導体記憶装置。
【請求項３】前記第１のダミーセル部分には、前記能
動領域と前記導電層とを電気的に接続するコンタクトホ
ールが形成され、前記第２のダミーセル部分には、前記
能動領域と前記導電層とを電気的に接続するコンタクト
ホールが形成されていない、請求項２に記載の半導体記
憶装置。