KR100668867B1 - 반도체 소자의 센스 엠프 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 센스 엠프 형성방법을 개시한다. 개시된 본 발명의 방법은, 센스 엠프용 NMOS 및 PMOS가 형성되고, NMOS와 PMOS 사이의 기판 내에 평행한 바(bar) 타입의 P+ 픽-업 및 N+ 픽-업이 형성되며, NMOS와 P+ 픽-업 사이, P+ 픽-업과 N+ 픽-업 사이 및 N+ 픽-업과 PMOS 사이의 기판 상에 절연막이 형성되되, P+ 픽-업과 N+ 픽-업 사이에 형성되는 절연막 부분이 그 밖의 영역 상에 형성되는 절연막 부분과 브릿지되게 형성된 반도체 기판을 제공하는 단계와, NMOS, PMOS, P+ 픽-업 및 N+ 픽-업을 덮도록 절연막 상에 층간절연막을 형성하는 단계와, 층간절연막을 식각하여 NMOS의 접합영역, PMOS의 접합영역, P+ 픽-업, N+ 픽-업 및 게이트를 각각 노출시키는 콘택홀을 형성하는 단계와, 콘택홀이 형성된 기판 결과물 상에 PMOS의 접합영역 및 P+ 픽-업 영역의 콘택홀 부분을 선택적으로 노출시키는 홀 타입의 개구부를 갖는 마스크패턴을 형성하는 단계와, 마스크패턴을 이온주입 장벽으로 사용해서 콘택홀에 의해 노출된 PMOS의 접합영역 및 P+ 픽-업 영역 내에 P형 불순물 이온주입을 수행하는 단계와, 마스크패턴을 제거하는 단계와, 콘택홀이 형성된 기판 결과물을 세정하는 단계와, 콘택홀을 매립하도록 층간절연막 상에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 센스 엠프 형성방법을 설명하기 위한 공정별 평면도.
도 2는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 센스 엠프 형성방법을 설명하기 위한 공정별 평면도.
도 4a 내지 도 4c는 본 발명의 다른 실시예를 설명하기 위한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 반도체 기판 310 : 소자분리막
320a : NMOS 형성 영역 320b : N+ 픽-업 형성 영역
330a : PMOS 형성 영역 330b : P+ 픽-업 형성 영역
340 : 게이트 350a : N+ 접합영역
350b : N+ 픽-업 360a : P+ 접합영역
360b : P+ 픽-업 370 : 비트라인용 콘택홀
ILD1 : 제1층간절연막 ILD2 : 제2층간절연막
M1, M1', M1" : 제1마스크패턴 M2, M2', M2" : 제2마스크패턴
M3, M3', M3" : 제3마스크패턴
본 발명은 반도체 소자의 센스 엠프 형성방법에 관한 것으로, 보다 상세하게는, 신호 증폭 소자인 센스 엠프 형성시 P+ 픽-업 영역 상부에 발생하는 비트라인의 브릿지 현상을 억제할 수 있는 방법에 관한 것이다.
반도체 소자 중에서 디램(DRAM)은 셀영역(cell region)과 주변회로영역(periphery region) 및 코어영역(core region)으로 구분된다. 여기서, 셀영역은 데이타(data)를 저장하는 장소이고, 주변회로영역은 외부 전압을 내부 전압으로 변환시키거나 셀(cell)을 포함하는 반도체 칩(chip) 내부와 외부 간의 신호 전달을 매개하는 장소이다. 한편, 코어영역은 셀에 데이타를 쓰거나 셀에 저장된 데이타를 읽기 위해 해당 셀과 연결된 워드라인(word line)과 비트라인(bit line)을 선택적으로 제어하는 장소이다.
일반적으로 디램에서 가장 작은 폭의 패턴을 형성하는 곳은 셀영역이고, 주변회로영역의 경우 셀영역에 비해 상대적으로 패턴의 폭이 크고 여유 면적도 넓은 편이다. 그런데, 코어영역의 경우 센스 엠프(sense amplifier)라 불리우는 증폭 소자가 형성되는데, 상기 센스 엠프는 매우 복잡한 회로로 구성되어 있어서, 셀영역의 디자인 룰(design rule)에 버금갈 정도도 미세한 디자인 룰이 요구된다. 최근에는 소자의 고집화가 진행되면서 셀영역 보다 코어영역에서의 패턴이 더 작은 경우 도 있다.
이하에서는, 도 1a 내지 도 1e를 참조하여, 종래 기술에 따른 센스 엠프 형성방법을 설명하도록 한다.
도 1a 내지 도 1e는 종래 기술에 따른 센스 엠프 형성방법을 설명하기 위한 공정별 평면도이다.
도 1a를 참조하면, 반도체 기판(100)의 센스 엠프 형성 영역 내에 센스 엠프 형성을 위한 활성영역을 한정하는 소자분리막(110)을 형성한다. 여기서, 상기 활성영역은 NMOS 형성 영역(120a), PMOS 형성 영역(130a), N+ 픽-업(pick-up) 형성 영역(120b) 및 P+ 픽-업 형성 영역(130b)으로 구분된다.
그런 다음, 상기 기판 상에 게이트절연막, 게이트도전막 및 하드마스크막의 적층막으로 이루어진 링(ring) 형태의 게이트(140)들을 형성한다. 여기서, 상기 게이트는 NMOS 및 PMOS 형성 영역 상에 형성하되 N형 게이트로 형성하는데, 활성영역을 벗어나 소자분리막(110) 상에 형성된 게이트(140) 부분은 게이트(140)와 배선간 콘택이 형성될 부분이다.
도 1b를 참조하면, 상기 게이트(140)가 형성된 기판 결과물 전면 상에 버퍼산화막(미도시)과 스페이서용 질화막(미도시)을 차례로 형성한 후, 상기 스페이서용 질화막 상에 게이트를 덮도록 절연막(미도시)을 형성한다.
다음으로, 상기 절연막 상에 NMOS 형성 영역(120a) 및 N+ 픽-업 형성 영역(120b)을 노출시키는 라인 타입의 개구부를 갖는 제1마스크패턴(M1)을 형성한 후, 상기 제1마스크패턴(M1)을 식각마스크로 사용하여 노출된 NMOS 형성 영역(120a) 및 N+ 픽-업 형성 영역(120b)의 절연막을 식각하고, 계속해서, 그 아래의 스페이서용 질화막 및 버퍼산화막을 이방성 식각하여 게이트(140) 측벽에 스페이서(미도시)를 형성함과 아울러 게이트(140) 사이의 기판 활성영역 및 N+ 픽-업 형성 영역(120b)을 노출시킨다.
그런 다음, 상기 노출된 NMOS 형성 영역(120a)의 게이트(140) 사이의 기판 활성영역 및 N+ 픽-업 형성 영역(120b) 내에 N형 불순물을 이온주입하여 N+ 접합영역(150a) 및 N+ 픽-업(150b)을 형성한다.
도 1c를 참조하면, 제1마스크패턴을 제거한 상태에서, 상기 기판 결과물 전면 상에 PMOS 형성 영역(130a) 및 일부의 P+ 픽-업 형성 영역(130b)을 선택적으로 노출시키는 라인 타입의 개구부를 갖는 제2마스크패턴(M2)을 형성한 후, 상기 제2마스크패턴(M2)을 식각마스크로 사용하여 노출된 PMOS 형성 영역(130a) 및 P+ 픽-업 형성 영역(130b)의 절연막을 식각하고, 계속해서, 그 아래의 스페이서용 질화막 및 버퍼산화막을 이방성 식각하여 게이트(140) 측벽에 스페이서(미도시)를 형성함과 아울러 게이트(140) 사이의 기판 활성영역 및 P+ 픽-업 형성 영역(130b)을 노출시킨다.
그런 다음, 상기 노출된 게이트(140) 사이의 PMOS 형성 영역(130a)의 활성영역 및 P+ 픽-업 형성 영역(130b) 내에 P형 불순물을 이온주입하여 P+ 접합영역(160a) 및 P+ 픽-업(160b)을 형성한다.
여기서, 상기 제2마스크패턴(M2)은 P+ 픽-업 형성 영역(130b)의 중간 중간을 가리도록 형성하는데, 이에 따라, 상기 제2마스크패턴(M2)에 의해 가려지는 P+ 픽- 업 형성 영역(130b) 부분 상에도 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴이 잔류된다. 이와 같이 P+ 픽-업 형성 영역(130b) 상에 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴을 잔류시키는 이유는 상기 P+ 픽-업 형성 영역(130b) 좌우측에서 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴들을 서로 연결해 주기 위함이다. 따라서, 상기 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴은 국부적으로 
모양을 갖게된다.
만약, 상기 제2마스크패턴(M2)이 P+ 픽-업 형성 영역(130b)을 모두 노출시키는 경우, 즉, P+ 픽-업 형성 영역(130b) 상에 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴이 없는 경우, 상기 P+ 픽-업 형성 영역(130b) 좌우측에서 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴은 서로를 연결시켜 주는 x축 방향의 지지대 없이 y축 방향으로 길게 형성되기 때문에 구조적으로 불안정하여 쓰러지기 쉽다. 그러므로, 상기 제2마스크패턴(M2)은 P+ 픽-업 형성 영역(130b)의 일부를 가리도록 형성해 주어야 한다. 이때, 상기 제2마스크패턴(M2)에 의해 가려지는 P+ 픽업 형성 영역(130b)은 이후 비트라인용 콘택홀이 형성되지 않는 부분이다.
한편, 상기 N+ 픽-업(150b)과 PMOS 영역 사이에 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴은 y축 방향으로 길게 형성되기는 하지만, PMOS 영역의 게이트(140)와 접해있기 때문에 쓰러질 우려는 없다.
도 1d를 참조하면, 제2마스크패턴을 제거한 상태에서, 상기 기판 결과물을 덮도록 제1층간절연막을 형성한 후, 상기 제1층간절연막을 게이트(140)가 노출될 때까지 에치-백(etch-back) 또는 CMP(Chemical Mechanical Polishing) 한다. 그런 다음, 상기 제1층간절연막 상에 제2층간절연막을 형성하고, 상기 제2, 제1층간절연막의 소정 부분을 식각하여 N+ 접합영역(150a), P+ 접합영역(160a), N+ 픽-업(150b) 및 P+ 픽-업(160b)을 각각 노출시키는 비트라인용 콘택홀(170)을 형성한다. 이때, 상기 활성영역 외측의 소자분리막(110) 상에 형성된 게이트(140) 부분을 노출시키는 비트라인용 콘택홀(170)도 형성한다.
그런 다음, 상기 비트라인용 콘택홀(170)이 형성된 기판 결과물 상에 상기 제2마스크패턴(M2)과 동일한 형태의 제3마스크패턴(M3)을 형성한다. 그러므로, 상기 제3마스크패턴(M3)은 P+ 접합영역(160a) 및 일부의 P+ 픽-업(160b) 영역을 노출시키는 라인 타입이 개구부를 가지되, P+ 픽-업 영역(160b)의 중간 중간은 노출시키지 않는다.
다음으로, 상기 제3마스크패턴(M3)에 의해 노출된 P+ 접합영역(160a) 및 P+ 픽-업(160b) 영역의 비트라인용 콘택홀(170) 내에 추가 이온주입(Add Implantaion)을 수행한다. 여기서, 상기 추가 이온주입은 통상 P+ 접합영역(160a) 및 P+ 픽-업(160b) 영역 내에만 수행하고 NMOS 영역 및 N+ 픽-업(150b) 영역내에는 수행하지 아니하는데, 이는 P형 불순물이 N형 불순물에 비하여 고용이 잘되는 특성이 있기 때문에 P+ 접합영역(160a) 및 P+ 픽-업(160b) 영역에서 콘택 저항이 높아지는 문제가 발생하므로 이를 보상하기 위함이다. 즉, 콘택이 형성될 영역에 추가 이온주입을 수행하여 콘택 계면의 도핑 농도를 높여주어 콘택 저항을 낮추는 것이다.
한편, 활성영역 외측의 게이트(140) 부분에 형성된 비트라인용 콘택홀(170) 내에는 상기 추가적인 이온주입을 수행하지 않는데, 이는 상기 게이트(140) N형 게이트이므로 P형 불순물을 이온주입하면 오히려 저항이 커지기 때문이다.
도 1e를 참조하면, 제3마스크패턴을 제거한 상태에서, 비트라인용 콘택홀(170) 내부에 잔류된 불순물들을 제거하기 위한 세정 공정을 수행한다. 상기 세정 공정시 비트라인용 콘택홀(170) 외부의 제2층간절연막의 일부 두께가 손실된다.
다음으로, 도시하지는 않았지만, 상기 세정이 완료된 비트라인용 콘택홀(170)을 매립하도록 제2층간절연막 상에 텅스텐과 같은 비트라인용 도전막을 증착하고, 상기 비트라인용 도전막을 패터닝하여 N+ 접합영역(150a), P+ 접합영역(160a), N+ 픽-업(150b), P+ 픽-업(160b) 및 게이트(140)와 각각 콘택되는 비트라인을 형성한다.
이후, 공지의 후속공정을 차례로 수행하여 반도체 소자의 센스 엠프를 형성한다.
그런데, 전술한 종래 기술에서는 추가적인 이온주입시 제2마스크패턴(M2)과 동일 형상의 이온주입 마스크패턴(제3마스크패턴:M3)을 사용하기 때문에, 상기 추가적인 이온주입시 P+ 픽-업(160b) 영역에 가려지는 부분이 발생하고, 상기 가려지는 P+ 픽-업(160b) 영역 상의 제2층간절연막 내에는 추가적인 이온주입이 이루어지지 않는다.
이렇게, P+ 픽-업(160b) 영역 중에서 추가적인 이온주입이 되지 않는 부분이 존재하면, 후속하여 비트라인용 콘택홀(170)을 세정할 때, 추가적인 이온주입이 된 부분과 되지 않는 부분에서 손실되는 제2층간절연막의 두께가 달라진다. 이것은 추 가적인 이온주입이 된 부분은 이온에 의한 손상(damage) 때문에 세정시 손실 속도가 빠르기 때문이다.
이로 인해, 비트라인용 도전막을 증착하기 전, 제2층간절연막에 단차가 발생하게 되는데, 이러한 단차는 100nm 이상의 선폭을 갖는 소자에서는 큰 문제를 발생시키지 않았지만, 100nm이하의 선폭을 갖는 고집적 소자에서는 문제를 유발하고 있다. 즉, 소자가 고집적화됨에 따라, 비트라인의 선폭이 감소하고, 그들 간의 간격도 감소하므로, 비트라인용 도전막을 패터닝하는 공정이 점차 어려워지고 있는데, 상기 제2층간절연막의 단차로 인해 비트라인용 도전막의 표면 평탄도가 좋지못하여 비트라인 형성을 위한 노광 공정시 DOF(Depth of Focus) 마진이 감소되고, 그 결과, 비트라인간 브릿지(bridge)와 같은 패터닝 불량이 유발되는 것이다.
도 2는 도 1e의 a-a'선에 따른 단면도로서, 상기 비트라인용 도전막(180)을 증착한 후, 그리고, 상기 비트라인용 도전막(180)을 패터닝하기 전의 도면이며, 상기 비트라인용 콘택홀(170) 세정시 제2층간절연막(ILD2)에 발생된 단차를 보여준다. 여기서, 미설명된 도면부호 ILD1은 제1층간절연막을 나타낸다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 센스 엠프 형성시 P+ 픽-업 영역의 층간절연막 내에 이온주입되는 P형 불순물의 농도가 불균일하여 유발되는 층간절연막의 단차 및 그에 따른 비트라인간 브릿지 불량을 방지할 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 센스 엠프 형성방법은, 센스 엠프용 NMOS 및 PMOS가 형성되고, NMOS와 PMOS 사이의 기판 내에 평행한 바(bar) 타입의 P+ 픽-업 및 N+ 픽-업이 형성되며, NMOS와 P+ 픽-업 사이, P+ 픽-업과 N+ 픽-업 사이 및 N+ 픽-업과 PMOS 사이의 기판 상에 절연막이 형성되되, P+ 픽-업과 N+ 픽-업 사이에 형성되는 절연막 부분이 그 밖의 영역 상에 형성되는 절연막 부분과 브릿지되게 형성된 반도체 기판을 제공하는 단계; NMOS, PMOS, P+ 픽-업 및 N+ 픽-업을 덮도록 절연막 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 NMOS의 접합영역, PMOS의 접합영역, P+ 픽-업, N+ 픽-업 및 게이트를 각각 노출시키는 콘택홀을 형성하는 단계; 콘택홀이 형성된 기판 결과물 상에 PMOS의 접합영역 및 P+ 픽-업 영역의 콘택홀 부분을 선택적으로 노출시키는 홀 타입의 개구부를 갖는 마스크패턴을 형성하는 단계; 마스크패턴을 이온주입 장벽으로 사용해서 콘택홀에 의해 노출된 PMOS의 접합영역 및 P+ 픽-업 영역 내에 P형 불순물 이온주입을 수행하는 단계; 마스크패턴을 제거하는 단계; 콘택홀이 형성된 기판 결과물을 세정하는 단계; 및 콘택홀을 매립하도록 층간절연막 상에 비트라인을 형성하는 단계;를 포함한다.
여기서, 상기 홀 타입의 개구부를 갖는 마스크패턴은 ArF 노광장비를 사용해서 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 센스 엠프 형성방법을 설명하기 위한 공정별 평면도이다.
도 3a를 참조하면, 반도체 기판(300)의 센스 엠프 형성 영역 내에 센스 엠프 형성을 위한 활성영역을 한정하는 소자분리막(310)을 형성한다. 여기서, 상기 활성영역은 NMOS 형성 영역(320a), PMOS 형성 영역(330a), N+ 픽-업 형성 영역(320b) 및 P+ 픽-업 형성 영역(330b)으로 구분된다.
그런 다음, 상기 기판(300) 상에 게이트절연막, 게이트도전막 및 하드마스크막의 적층막으로 이루어진 링(ring) 형태의 N형 게이트(340)들을 형성한다. 여기서, 상기 게이트(340)는 NMOS 및 PMOS 형성 영역(320a, 330a) 상에 형성되는데, 활성영역을 벗어나 소자분리막(310) 상에 형성된 게이트(340) 부분은 게이트(340)와 배선간 콘택이 형성될 부분이다.
도 3b를 참조하면, 상기 게이트(340)가 형성된 기판 결과물 전면 상에 버퍼산화막(미도시)과 스페이서용 질화막(미도시)을 차례로 형성한 후, 상기 스페이서용 질화막 상에 게이트(340)를 덮도록 절연막(미도시)을 형성한다. 여기서, 상기 버퍼산화막은 TEOS 산화막 또는 HTO(High Temperature Oxide)막으로 20∼500Å의 두께로 형성하고, 스페이서용 질화막은 50∼700Å의 두께로 형성한다.
다음으로, 상기 절연막 상에 NMOS 형성 영역(320a) 및 N+ 픽-업 형성 영역(320b)을 노출시키는 라인 타입의 개구부를 갖는 제1마스크패턴(M1')을 형성한 후, 상기 제1마스크패턴(M1')을 식각마스크로 사용하여 노출된 NMOS 형성 영역(320a) 및 N+ 픽-업 형성 영역(320b)의 절연막을 식각하고, 계속해서, 그 아래의 스페이서 용 질화막 및 버퍼산화막을 이방성 식각하여 게이트(340) 측벽에 스페이서(미도시)를 형성함과 아울러 게이트(340) 사이의 활성영역 및 N+ 픽-업 형성 영역(320b)을 노출시킨다.
그런 다음, 상기 노출된 NMOS 형성 영역(320a)의 게이트(340) 사이의 활성영역 및 N+ 픽-업 형성 영역(320b) 내에 N형 불순물을 이온주입하여 N+ 접합영역(350a) 및 N+ 픽-업(350b)을 형성한다.
도 3c를 참조하면, 제1마스크패턴(M1')을 제거한 상태에서, 상기 기판 결과물 전면 상에 PMOS 형성 영역(330a) 및 일부의 P+ 픽-업 형성 영역(330b)을 선택적으로 노출시키는 라인 타입의 제2마스크패턴(M2')을 형성한 후, 상기 제2마스크패턴(M2')을 식각마스크로 사용하여 노출된 PMOS 형성 영역(330a) 및 P+ 픽-업 형성 영역(330b)의 절연막을 식각하고, 계속해서, 그 아래의 스페이서용 질화막 및 버퍼산화막을 이방성 식각하여 게이트(340) 측벽에 스페이서를 형성함과 아울러 게이트(340) 사이의 활성영역 및 P+ 픽-업 형성 영역(330b)을 노출시킨다.
그런 다음, 상기 노출된 게이트(340) 사이의 PMOS 형성 영역(330a)의 활성영역 및 P+ 픽-업 형성 영역(330b) 내에 P형 불순물을 이온주입하여 P+ 접합영역(360a) 및 P+ 픽-업(360b)을 형성한다.
여기서, 상기 제2마스크패턴(M2')은 P+ 픽-업 형성 영역(330b)의 중간 중간을 가리도록 형성하는데, 이에 따라, 상기 제2마스크패턴(M2')에 의해 가려지는 P+ 픽-업 형성 영역(330b) 부분 상에도 버퍼산화막, 스페이서용 질화막 및 절연막이 잔류된다. 이와 같이 P+ 픽-업 형성 영역(330b) 상에 버퍼산화막, 스페이서용 질화 막 및 절연막의 적층패턴을 잔류시키는 이유는 상기 P+ 픽-업 형성 영역(330b) 좌우측에서 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴을 서로 연결해 주기 위함이다. 따라서, 상기 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴은 국부적으로 
모양을 갖게된다. 여기서, 상기 x축 방향으로 잔류되는 적층패턴 및 y축 방향으로 길게 잔류되는 적층패턴은 100∼5000Å 정도의 폭 및 높이를 갖는다.
이로써, 센스 엠프용 NMOS 및 PMOS가 형성되고, 상기 NMOS와 PMOS 사이의 기판 내에 평행한 바(bar) 타입의 P+ 픽-업(360b) 및 N+ 픽-업(350b)이 형성되며, 상기 NMOS와 P+ 픽-업(360b) 사이, P+ 픽-업(360b)과 N+ 픽-업(350b) 사이 및 N+ 픽-업(350b)과 PMOS 사이의 기판 상에 절연막이 형성되되, P+ 픽-업(360b)과 N+ 픽-업(350b) 사이에 형성되는 절연막 부분이 NMOS와 P+ 픽-업(360b) 사이에 형성되는 절연막 부분과 브릿지되게 형성된 반도체 기판이 마련된다.
도 3d를 참조하면, 제2마스크패턴을 제거한 상태에서, 상기 기판 결과물을 덮도록 제1층간절연막을 형성한 후, 상기 제1층간절연막을 게이트(340)가 노출될 때까지 에치-백 또는 CMP한다. 그런 다음, 상기 제1층간절연막 상에 BPSG(Boro-phospho Silica Glass)막과 같은 제2층간절연막을 형성한 후, 그 표면을 평탄화한다. 이어서, 상기 제2, 제1층간절연막의 소정 부분을 식각하여 N+ 접합영역(350a), P+ 접합영역(360a), N+ 픽-업(350b) 및 P+ 픽-업(360b)을 각각 노출시키는 비트라인용 콘택홀(370)을 형성한다. 이때, 상기 활성영역 외측의 소자분리막(310) 상에 형성된 게이트(340) 부분을 노출시키는 비트라인용 콘택홀(370)도 형성한다.
그런 다음, 상기 비트라인용 콘택홀(370)이 형성된 기판 결과물 상에 P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역의 비트라인용 콘택홀(370) 부분을 선택적으로 노출시키는 홀 타입의 개구부를 갖는 제3마스크패턴(M3')을 형성한다.
여기서, 상기 홀 타입의 개구부를 갖는 제3마스크패턴(M3')은 ArF를 광원으로 사용하는 ArF 노광장비를 사용해서 형성하는데, 이는 종래의 I-라인(line) 노광장비로는 미세한 홀 타입의 개구부를 갖는 패턴을 형성할 수 없기 때문이다.
다음으로, 상기 제3마스크패턴(M3')을 이온주입 장벽으로 사용해서 비트라인용 콘택홀(370)에 의해 노출된 P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역 내에 콘택 저항 개선을 위한 P형 불순물의 추가 이온주입을 수행한다.
종래 기술에서 추가 이온주입을 위한 제3마스크패턴(M3)은 제2마스크패턴(M2)과 동일한 형태로서, P+ 픽-업(160b) 영역의 중간 중간을 가리도록 형성하기 때문에 P+ 픽-업(160b) 영역 상부의 제2층간절연막 부분 중에서 일부 영역 내에는 추가 이온주입이 되지 않는다. 그러나, 본 발명의 제3마스크패턴(M3')은 종래의 그것과 달리 P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역의 비트라인용 콘택홀(370) 만을 선택적으로 노출시키므로, P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역 상부에 형성된 제2층간절연막 내부로는 추가 이온주입이 되지 않는다.
도 3e를 참조하면, 제3마스크패턴을 제거한 상태에서, 상기 비트라인용 콘택홀(370) 내부에 잔류된 불순물들을 제거하기 위한 세정 공정을 수행한다. 상기 세정 공정시 비트라인용 콘택홀(370) 외부의 제2층간절연막의 일부 두께가 손실된다.
종래 기술에서는 P+ 픽-업(160b) 영역 상부의 제2층간절연막 부분 중에서 일 부 영역 내에는 추가 이온주입이 되고, 일부 영역 내에서는 추가 이온주입이 되지 않으므로, 상기 세정시 손실되는 제2층간절연막의 손실 두께가 불균일하였지만, 본 발명에서는 상기 P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역 상부의 제2층간절연막의 모든 영역 내에 추가 이온주입이 되지 않기 때문에, 상기 세정시 손실되는 제2층간절연막의 두께가 모든 영역에서 균일하다.
다음으로, 도시하지는 않았지만, 상기 세정이 완료된 비트라인용 콘택홀(370)을 매립하도록 제2층간절연막 상에 텅스텐과 같은 비트라인용 도전막을 증착하고, 상기 비트라인용 도전막을 패터닝하여 N+ 접합영역(350a), P+ 접합영역(360a), N+ 픽-업(350b), P+ 픽-업(360b) 및 게이트(340)와 각각 콘택되는 비트라인을 형성한다.
이후, 공지의 후속공정을 차례로 수행하여 반도체 소자의 센스 엠프를 형성한다.
이와 같이, 본 발명은 추가 이온주입을 위한 제3마스크패턴(M3')을 P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역의 비트라인용 콘택홀(370)을 선택적으로 노출시키는 홀 타입의 개구부를 갖도록 함으로써, P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역 상부의 제2층간절연막 내에 추가 이온주입이 되지 않도록 하여, 비트라인용 콘택홀(370) 세정시 P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역의 모든 영역에서 제2층간절연막이 균일한 두께로 손실되게 한다. 이에 따라, 상기 제2층간절연막 상에 단차가 유발되지 않으며, 제2층간절연막 상에 증착하는 비트라인용 도전막의 평탄도가 종래 보다 우수해진다. 그러므로, 본 발명은 상기 비트라인용 도전 막의 패터닝시 노광 공정의 DOF 마진을 개선하여, 비트라인간 브릿지 불량을 억제할 수 있고, 따라서, 반도체 소자의 제조 수율을 개선할 수 있다.
한편, 상기 제3마스크패턴(M3')의 개구부는 정렬 마진을 고려하여 비트라인용 콘택홀(370)의 크기 보다는 다소 큰 크기로 형성함이 바람직한데, 이 경우, 상기 추가 이온주입시 비트라인용 콘택홀(370) 상단 가장자리의 제2층간절연막 부분에 P+ 불순물이 이온주입이 되므로, 상기 이온주입된 부분의 손실률이 그 이외의 부분에서의 손실률 보다 크다. 그러나, 상기와 같이 비트라인용 콘택홀(370) 상단부 가장자리의 제2층간절연막 부분이 일부 손실되는 경우, 종래와 같은 수준의 제2층간절연막의 국부적 단차는 유발되지 않으며, 오히려 비트라인용 콘택홀(370)의 입구부가 넓어지게 되어 콘택홀 매립이 용이해진다는 잇점이 있다.
이상에서 설명한 본 발명의 실시예에서는 제2마스크패턴(M2')이 P+ 픽-업(360b) 영역의 중간 중간을 가리도록 함으로써, NMOS 영역과 P+ 픽-업(360b) 사이에 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴이 P+ 픽-업(360b)과 N+ 픽-업(350b) 사이에 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴과 브릿지되게 하여 상기 적층패턴의 쓰러짐 현상을 방지하였지만, 본 발명의 다른 실시예에서는, 도 4a 내지 도 4c에 도시된 바와 같이, 제2a마스크패턴(M2")은 P+ 픽-업(360b) 영역을 모두 노출시키도록 하고, 제1a마스크패턴(M1")이 N+ 픽-업(350b) 영역의 중간 중간을 가리도록하여 PMOS 영역과 N+ 픽-업(350b) 사이에 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연막의 적층패턴이 P+ 픽-업(360b)과 N+ 픽-업(350b) 사이에 잔류되는 버퍼산화막, 스페이서용 질화막 및 절연 막의 적층패턴과 브릿지되게 하여 상기 적층패턴의 쓰러짐 현상을 방지할 수도 있다. 이 경우에도, 제3a마스크패턴(M3")은 P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역의 비트라인용 콘택홀(370)을 선택적으로 노출시키는 홀 타입의 개구부를 가지므로 불균일한 제2층간절연막의 손실에 기인하는 비트라인간 브릿지 불량은 방지된다.
또한, 이상에서 설명한 본 발명의 실시예에서는 P+ 접합영역(360a) 및 P+ 픽-업(360b) 영역 내에 추가적인 이온주입을 수행하는 경우에 대해서만 도시하고 설명하였지만, 본 발명의 방법은 이에 한정되지 않으며, N+ 접합영역(350a) 및 N+ 픽-업(350b) 영역에 대한 추가적인 이온주입을 수행하는 경우에도 동일하게 적용될 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 소자의 센스 엠프를 형성함에 있어서, P형 불순물의 추가 이온주입시 사용하는 마스크패턴이 P+ 접합영역 및 P+ 픽-업 영역의 비트라인용 콘택홀 부분을 선택적으로 노출시키는 홀 타입의 개구부를 갖도록 함으로써, 비트라인용 콘택홀 이외의 층간절연막 내에 추가 이온주입이 되지 않도록 하여, 불균일한 추가 이온주입에 기인하는 층간절연막의 단차 및 그에 따른 비 트라인의 브릿지 불량을 방지할 수 있다. 그러므로, 본 발명은 반도체 소자의 제조 수율을 개선할 수 있다.
Claims (2)
- 센스 엠프용 NMOS 및 PMOS가 형성되고, 상기 NMOS와 PMOS 사이의 기판 내에 평행한 바(bar) 타입의 P+ 픽-업 및 N+ 픽-업이 형성되며, 상기 NMOS와 P+ 픽-업 사이, P+ 픽-업과 N+ 픽-업 사이 및 N+ 픽-업과 PMOS 사이의 기판 상에 절연막이 형성되되, P+ 픽-업과 N+ 픽-업 사이에 형성되는 절연막 부분이 그 밖의 영역 상에 형성되는 절연막 부분과 브릿지되게 형성된 반도체 기판을 제공하는 단계;상기 NMOS, PMOS, P+ 픽-업 및 N+ 픽-업을 덮도록 절연막 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 NMOS의 접합영역, PMOS의 접합영역, P+ 픽-업, N+ 픽-업 및 게이트를 각각 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀이 형성된 기판 결과물 상에 PMOS의 접합영역 및 P+ 픽-업 영역의 콘택홀 부분을 선택적으로 노출시키는 홀 타입의 개구부를 갖는 마스크패턴을 형성하는 단계;상기 마스크패턴을 이온주입 장벽으로 사용해서 콘택홀에 의해 노출된 PMOS의 접합영역 및 P+ 픽-업 영역 내에 P형 불순물 이온주입을 수행하는 단계;상기 마스크패턴을 제거하는 단계;상기 콘택홀이 형성된 기판 결과물을 세정하는 단계; 및상기 콘택홀을 매립하도록 층간절연막 상에 비트라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 센스 엠프 형성방법.
- 제 1 항에 있어서, 상기 홀 타입의 개구부를 갖는 마스크패턴은 ArF 노광장비를 사용해서 형성하는 것을 특징으로 하는 반도체 소자의 센스 엠프 형성방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970048911A (ko) * | 1995-12-04 | 1997-07-29 | 문정환 | 마스크 패턴 형성 방법 |
| KR19980015453A (ko) * | 1996-08-21 | 1998-05-25 | 김광호 | 반도체 장치의 제조방법 |
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| KR20050087013A (ko) * | 2004-02-24 | 2005-08-31 | 삼성전자주식회사 | 도핑 마스크와 이를 이용한 전하 전송 이미지 소자 및미세 전자 소자의 제조 방법 |
Family Cites Families (6)
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|---|---|---|---|---|
| JPH08125034A (ja) * | 1993-12-03 | 1996-05-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| JPH11214640A (ja) * | 1998-01-28 | 1999-08-06 | Hitachi Ltd | 半導体記憶素子、半導体記憶装置とその制御方法 |
| US6664634B2 (en) * | 2001-03-15 | 2003-12-16 | Micron Technology, Inc. | Metal wiring pattern for memory devices |
| JP2003068880A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体集積回路装置 |
| US6836227B2 (en) * | 2003-02-25 | 2004-12-28 | Advantest Corporation | Digitizer module, a waveform generating module, a converting method, a waveform generating method and a recording medium for recording a program thereof |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970048911A (ko) * | 1995-12-04 | 1997-07-29 | 문정환 | 마스크 패턴 형성 방법 |
| KR19980015453A (ko) * | 1996-08-21 | 1998-05-25 | 김광호 | 반도체 장치의 제조방법 |
| JPH11168192A (ja) | 1997-12-03 | 1999-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR20050087013A (ko) * | 2004-02-24 | 2005-08-31 | 삼성전자주식회사 | 도핑 마스크와 이를 이용한 전하 전송 이미지 소자 및미세 전자 소자의 제조 방법 |
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