JP2003068880A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2003068880A JP2003068880A JP2001258999A JP2001258999A JP2003068880A JP 2003068880 A JP2003068880 A JP 2003068880A JP 2001258999 A JP2001258999 A JP 2001258999A JP 2001258999 A JP2001258999 A JP 2001258999A JP 2003068880 A JP2003068880 A JP 2003068880A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- region
- gate electrode
- formation region
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 230000015572 biosynthetic process Effects 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 101150071816 SAP11 gene Proteins 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 101150007649 SAP12 gene Proteins 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 102100030943 Glutathione S-transferase P Human genes 0.000 description 2
- 101001010139 Homo sapiens Glutathione S-transferase P Proteins 0.000 description 2
- 101001084860 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 40S ribosomal protein S15 Proteins 0.000 description 2
- 101000811350 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 40S ribosomal protein S23-A Proteins 0.000 description 2
- 101000811353 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 40S ribosomal protein S23-B Proteins 0.000 description 2
- 101500022204 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 40S ribosomal protein S31 Proteins 0.000 description 2
- 101000643078 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 40S ribosomal protein S9-A Proteins 0.000 description 2
- 101000729607 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 40S ribosomal protein S9-B Proteins 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102100031048 Coiled-coil domain-containing protein 6 Human genes 0.000 description 1
- 101000884714 Homo sapiens Beta-defensin 4A Proteins 0.000 description 1
- 101000777370 Homo sapiens Coiled-coil domain-containing protein 6 Proteins 0.000 description 1
- 101001048716 Homo sapiens ETS domain-containing protein Elk-4 Proteins 0.000 description 1
- 101001092930 Homo sapiens Prosaposin Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 102100022483 Sodium channel and clathrin linker 1 Human genes 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 101150108487 pst2 gene Proteins 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭを有する半導体チップにおいて、セ
ンスアンプ形成領域の占有面積を低減できる技術を提供
する。 【解決手段】 ｎチャネル型ＭＩＳＦＥＴのゲート電極
ＦＧＳＴ１、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｆ
ＧＳＴ２、ｐチャネル型ＭＩＳＦＥＴのゲート電極ＦＧ
ＳＴ３およびｐチャネル型ＭＩＳＦＥＴのゲート電極Ｆ
ＧＳＴ４を、活性領域Ｌ上において矩形の枠状となるよ
うに形成し、その正方形または長方形の一辺がビット線
の延在方向に対して約４５°傾いた状態で配置する。
ンスアンプ形成領域の占有面積を低減できる技術を提供
する。 【解決手段】 ｎチャネル型ＭＩＳＦＥＴのゲート電極
ＦＧＳＴ１、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｆ
ＧＳＴ２、ｐチャネル型ＭＩＳＦＥＴのゲート電極ＦＧ
ＳＴ３およびｐチャネル型ＭＩＳＦＥＴのゲート電極Ｆ
ＧＳＴ４を、活性領域Ｌ上において矩形の枠状となるよ
うに形成し、その正方形または長方形の一辺がビット線
の延在方向に対して約４５°傾いた状態で配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）のセンスアンプ部に適用して有効な技術に関する
ものである。
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）のセンスアンプ部に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】ＤＲＡＭは、メモリセルが複数形成され
たメモリセル形成領域と、これらメモリセルへの情報書
き込みや、メモリセルからの情報読み出しに必要な回
路、たとえばセンスアンプ等が形成される周辺回路領域
とを有する。このメモリセルは、容量素子とその一端が
容量素子に直列接続された転送用ＭＩＳＦＥＴとからな
る。
たメモリセル形成領域と、これらメモリセルへの情報書
き込みや、メモリセルからの情報読み出しに必要な回
路、たとえばセンスアンプ等が形成される周辺回路領域
とを有する。このメモリセルは、容量素子とその一端が
容量素子に直列接続された転送用ＭＩＳＦＥＴとからな
る。
【０００３】上記メモリセルは、たとえば上記転送用Ｍ
ＩＳＦＥＴのゲート電極からなるワード線と、その転送
用ＭＩＳＦＥＴの他端が接続されるビット線との交点
に、２交点に１つの割合で形成される。
ＩＳＦＥＴのゲート電極からなるワード線と、その転送
用ＭＩＳＦＥＴの他端が接続されるビット線との交点
に、２交点に１つの割合で形成される。
【０００４】一方、センスアンプは、たとえば１９９９
年３月２０日、株式会社日刊工業新聞社発行、「半導体
用語大辞典」、ｐ６０５〜ｐ６０６に記載されているよ
うに、ビット線間の電位差を増幅するための回路であ
り、センスアンプ形成領域に形成され、ビット線間に接
続される。また、センスアンプ形成領域には、センスア
ンプの他、ビット線間に接続されるプリチャージ回路お
よびビット線と入出力線との間に接続されるＹスイッチ
回路等も形成される。
年３月２０日、株式会社日刊工業新聞社発行、「半導体
用語大辞典」、ｐ６０５〜ｐ６０６に記載されているよ
うに、ビット線間の電位差を増幅するための回路であ
り、センスアンプ形成領域に形成され、ビット線間に接
続される。また、センスアンプ形成領域には、センスア
ンプの他、ビット線間に接続されるプリチャージ回路お
よびビット線と入出力線との間に接続されるＹスイッチ
回路等も形成される。
【０００５】
【発明が解決しようとする課題】本発明者らは、半導体
チップにおいて、ＤＲＡＭのチップ占有面積を縮小する
技術について検討している。そこで、ＤＲＡＭのチップ
占有面積を縮小するためには以下のような課題があるこ
とを見出した。
チップにおいて、ＤＲＡＭのチップ占有面積を縮小する
技術について検討している。そこで、ＤＲＡＭのチップ
占有面積を縮小するためには以下のような課題があるこ
とを見出した。
【０００６】すなわち、メモリセルの微細化に伴い、ビ
ット線の間隔が狭くなると、それに伴い、センスアンプ
回路、プリチャージ回路およびＹスイッチ回路等も微細
化する必要がある。しかしながら、情報の書き込みおよ
び読み出しの高速化のために、センスアンプ等を構成す
るＭＩＳＦＥＴにおいては、所定のゲート寸法や拡散層
定数を確保する必要がある。そのため、センスアンプ等
を構成するＭＩＳＦＥＴを、メモリセルを構成する転送
用ＭＩＳＦＥＴと同様に微細化することはできない。従
って、メモリセルの微細化を図っても、センスアンプ等
の周辺回路の微細化が困難であるために、ＤＲＡＭのチ
ップ占有面積を縮小することが困難になる問題がある。
ット線の間隔が狭くなると、それに伴い、センスアンプ
回路、プリチャージ回路およびＹスイッチ回路等も微細
化する必要がある。しかしながら、情報の書き込みおよ
び読み出しの高速化のために、センスアンプ等を構成す
るＭＩＳＦＥＴにおいては、所定のゲート寸法や拡散層
定数を確保する必要がある。そのため、センスアンプ等
を構成するＭＩＳＦＥＴを、メモリセルを構成する転送
用ＭＩＳＦＥＴと同様に微細化することはできない。従
って、メモリセルの微細化を図っても、センスアンプ等
の周辺回路の微細化が困難であるために、ＤＲＡＭのチ
ップ占有面積を縮小することが困難になる問題がある。
【０００７】ところで、ワード線とビット線のすべての
交点にメモリセルを形成する場合のメモリセルの面積
は、２交点に１つの割合でメモリセルを形成する場合の
面積（８Ｆ2（Ｆは最小加工寸法））の約半分（４Ｆ2）
まで低減することができる。しかしながら、ビット線間
隔がより狭くなり、センスアンプ等を構成するＭＩＳＦ
ＥＴにおいて所定のゲート寸法や拡散層定数を確保する
ことができなくなる問題がある。
交点にメモリセルを形成する場合のメモリセルの面積
は、２交点に１つの割合でメモリセルを形成する場合の
面積（８Ｆ2（Ｆは最小加工寸法））の約半分（４Ｆ2）
まで低減することができる。しかしながら、ビット線間
隔がより狭くなり、センスアンプ等を構成するＭＩＳＦ
ＥＴにおいて所定のゲート寸法や拡散層定数を確保する
ことができなくなる問題がある。
【０００８】本発明の目的は、ＤＲＡＭを有する半導体
チップにおいて、センスアンプ形成領域の占有面積を低
減できる技術を提供することにある。
チップにおいて、センスアンプ形成領域の占有面積を低
減できる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明は、（ａ）半導体基板の
センスアンプ形成領域において、センスアンプ回路をな
すＭＩＳＦＥＴが形成され、（ｂ）前記センスアンプ形
成領域上には、前記センスアンプ形成領域と隣接するメ
モリセル形成領域まで延在する第１配線が形成されてお
り、前記ＭＩＳＦＥＴは枠状のゲート電極を有し、前記
ゲート電極は、その全体が前記センスアンプ形成領域内
に設けられた活性領域内に入るように配置されているも
のである。
センスアンプ形成領域において、センスアンプ回路をな
すＭＩＳＦＥＴが形成され、（ｂ）前記センスアンプ形
成領域上には、前記センスアンプ形成領域と隣接するメ
モリセル形成領域まで延在する第１配線が形成されてお
り、前記ＭＩＳＦＥＴは枠状のゲート電極を有し、前記
ゲート電極は、その全体が前記センスアンプ形成領域内
に設けられた活性領域内に入るように配置されているも
のである。
【００１２】また、本発明は、（ａ）半導体基板のセン
スアンプ形成領域においてセンスアンプ回路をなす複数
のＭＩＳＦＥＴが形成され、（ｂ）前記センスアンプ形
成領域上には、前記センスアンプ形成領域と隣接するメ
モリセル形成領域まで延在する複数の第１配線が形成さ
れており、前記ＭＩＳＦＥＴは矩形の枠状のゲート電極
を有し、前記ゲート電極は、その一辺が前記第１配線に
対して所定の角度傾き、その全体が前記センスアンプ形
成領域内に設けられた活性領域内に入るように配置され
ているものである。
スアンプ形成領域においてセンスアンプ回路をなす複数
のＭＩＳＦＥＴが形成され、（ｂ）前記センスアンプ形
成領域上には、前記センスアンプ形成領域と隣接するメ
モリセル形成領域まで延在する複数の第１配線が形成さ
れており、前記ＭＩＳＦＥＴは矩形の枠状のゲート電極
を有し、前記ゲート電極は、その一辺が前記第１配線に
対して所定の角度傾き、その全体が前記センスアンプ形
成領域内に設けられた活性領域内に入るように配置され
ているものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１４】図１は、本実施の形態のＤＲＡＭの構成の
説明図である。図１に示すように、メモリセル形成領域
１とメモリセル形成領域２との間には、センスアンプ形
成領域３が配置されている。メモリセル形成領域１、２
には、ビット線（第１配線）ＢＬ０Ｂ〜ＢＬ０３、ＢＬ
０Ｔ〜ＢＬ３Ｔとワード線ＷＬとの交点にメモリセルＭ
Ｃがマトリックス状に配置されている。
説明図である。図１に示すように、メモリセル形成領域
１とメモリセル形成領域２との間には、センスアンプ形
成領域３が配置されている。メモリセル形成領域１、２
には、ビット線（第１配線）ＢＬ０Ｂ〜ＢＬ０３、ＢＬ
０Ｔ〜ＢＬ３Ｔとワード線ＷＬとの交点にメモリセルＭ
Ｃがマトリックス状に配置されている。
【００１５】図２は、上記センスアンプ形成領域３内の
回路構成を示したものである。図２に示すように、セン
スアンプ形成領域３には、プリチャージ回路ＰＣ１１、
ＰＣ１２、ＰＣ２１、ＰＣ２２、Ｙスイッチ回路ＹＳ１
１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４、センスアンプ回路
を形成するｎチャネル型ＭＩＳＦＥＴが形成されている
領域ＳＡＮ１１、ＳＡＮ１２、ＳＡＮ２１、ＳＡＮ２
２、およびセンスアンプ回路を形成するｐチャネル型Ｍ
ＩＳＦＥＴが形成されている領域ＳＡＰ１１、ＳＡＰ１
２、ＳＡＰ２１、ＳＡＰ２２が設けられている。また、
領域ＳＡＮ１１に形成されたｎチャネル型ＭＩＳＦＥＴ
ＳＴ１、ＳＴ２と領域ＳＡＰ１１に形成されたｐチャネ
ル型ＭＩＳＦＥＴＳＴ３、ＳＴ４とで一つのセンスアン
プ回路ＳＡ１１が構成される。センスアンプ回路ＳＡ１
２は、領域ＳＡＮ１２に形成されたｎチャネル型ＭＩＳ
ＦＥＴＳＴ１、ＳＴ２と領域ＳＡＰ１２に形成されたｐ
チャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４とで構成され
る。センスアンプ回路ＳＡ２１は、領域ＳＡＮ２１に形
成されたｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２と領
域ＳＡＰ２１に形成されたｐチャネル型ＭＩＳＦＥＴＳ
Ｔ３、ＳＴ４とで構成される。センスアンプ回路ＳＡ２
２は、領域ＳＡＮ２２に形成されたｎチャネル型ＭＩＳ
ＦＥＴＳＴ１、ＳＴ２と領域ＳＡＰ２２に形成されたｐ
チャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４とで構成され
る。
回路構成を示したものである。図２に示すように、セン
スアンプ形成領域３には、プリチャージ回路ＰＣ１１、
ＰＣ１２、ＰＣ２１、ＰＣ２２、Ｙスイッチ回路ＹＳ１
１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４、センスアンプ回路
を形成するｎチャネル型ＭＩＳＦＥＴが形成されている
領域ＳＡＮ１１、ＳＡＮ１２、ＳＡＮ２１、ＳＡＮ２
２、およびセンスアンプ回路を形成するｐチャネル型Ｍ
ＩＳＦＥＴが形成されている領域ＳＡＰ１１、ＳＡＰ１
２、ＳＡＰ２１、ＳＡＰ２２が設けられている。また、
領域ＳＡＮ１１に形成されたｎチャネル型ＭＩＳＦＥＴ
ＳＴ１、ＳＴ２と領域ＳＡＰ１１に形成されたｐチャネ
ル型ＭＩＳＦＥＴＳＴ３、ＳＴ４とで一つのセンスアン
プ回路ＳＡ１１が構成される。センスアンプ回路ＳＡ１
２は、領域ＳＡＮ１２に形成されたｎチャネル型ＭＩＳ
ＦＥＴＳＴ１、ＳＴ２と領域ＳＡＰ１２に形成されたｐ
チャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４とで構成され
る。センスアンプ回路ＳＡ２１は、領域ＳＡＮ２１に形
成されたｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２と領
域ＳＡＰ２１に形成されたｐチャネル型ＭＩＳＦＥＴＳ
Ｔ３、ＳＴ４とで構成される。センスアンプ回路ＳＡ２
２は、領域ＳＡＮ２２に形成されたｎチャネル型ＭＩＳ
ＦＥＴＳＴ１、ＳＴ２と領域ＳＡＰ２２に形成されたｐ
チャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４とで構成され
る。
【００１６】プリチャージ回路ＰＣ１１、ＰＣ１２、Ｐ
Ｃ２１、ＰＣ２２は、メモリセルの動作前にビット線を
あらかじめ定められた電位に設定する回路であり、ビッ
ト線間に直列に接続された２つのＭＩＳＦＥＴＰＴ１、
ＰＴ３と、同じビット線間に接続されたＭＩＳＦＥＴＰ
Ｔ２とから成る。これらのＭＩＳＦＥＴＰＴ１、ＰＴ
２、ＰＴ３のゲート電極は共通接続され、また、２つの
ＭＩＳＦＥＴＰＴ１およびＰＴ３の接続ノードは、ＶＢ
ＬＲ線に接続されている。
Ｃ２１、ＰＣ２２は、メモリセルの動作前にビット線を
あらかじめ定められた電位に設定する回路であり、ビッ
ト線間に直列に接続された２つのＭＩＳＦＥＴＰＴ１、
ＰＴ３と、同じビット線間に接続されたＭＩＳＦＥＴＰ
Ｔ２とから成る。これらのＭＩＳＦＥＴＰＴ１、ＰＴ
２、ＰＴ３のゲート電極は共通接続され、また、２つの
ＭＩＳＦＥＴＰＴ１およびＰＴ３の接続ノードは、ＶＢ
ＬＲ線に接続されている。
【００１７】Ｙスイッチ回路（列選択回路）ＹＳ１１〜
ＹＳ１４、ＹＳ２１〜ＹＳ２４は、ビット線と入出力線
ＬＩＯとの間に接続されたＭＩＳＦＥＴＹＴからなり、
ビット線を介してメモリセルへの情報の書き込みもしく
はメモリセルからの情報の読み出しを制御する。このＭ
ＩＳＦＥＴＹＴのゲート電極は、列選択信号線ＹＳに接
続されている。
ＹＳ１４、ＹＳ２１〜ＹＳ２４は、ビット線と入出力線
ＬＩＯとの間に接続されたＭＩＳＦＥＴＹＴからなり、
ビット線を介してメモリセルへの情報の書き込みもしく
はメモリセルからの情報の読み出しを制御する。このＭ
ＩＳＦＥＴＹＴのゲート電極は、列選択信号線ＹＳに接
続されている。
【００１８】センスアンプ回路ＳＡ１１、ＳＡ１２、Ｓ
Ａ２１、ＳＡ２２は、ビット線間の電位差を増幅するた
めの回路であり、センスアンプ回路ＳＡ１１は、２つの
ｎチャネル型ＭＩＳＦＥＴが形成されている領域ＳＡＮ
１１と２つのｐチャネル型ＭＩＳＦＥＴが形成されてい
る領域ＳＡＰ１１とで形成される。センスアンプ回路Ｓ
Ａ１２は、２つのｎチャネル型ＭＩＳＦＥＴが形成され
ている領域ＳＡＮ１２と２つのｐチャネル型ＭＩＳＦＥ
Ｔが形成されている領域ＳＡＰ１２とで形成される。セ
ンスアンプ回路ＳＡ２１は、２つのｎチャネル型ＭＩＳ
ＦＥＴが形成されている領域ＳＡＮ２１と２つのｐチャ
ネル型ＭＩＳＦＥＴが形成されている領域ＳＡＰ２１と
で形成される。センスアンプ回路ＳＡ２２は、２つのｎ
チャネル型ＭＩＳＦＥＴが形成されている領域ＳＡＮ２
２と２つのｐチャネル型ＭＩＳＦＥＴが形成されている
領域ＳＡＰ２２とで形成される。
Ａ２１、ＳＡ２２は、ビット線間の電位差を増幅するた
めの回路であり、センスアンプ回路ＳＡ１１は、２つの
ｎチャネル型ＭＩＳＦＥＴが形成されている領域ＳＡＮ
１１と２つのｐチャネル型ＭＩＳＦＥＴが形成されてい
る領域ＳＡＰ１１とで形成される。センスアンプ回路Ｓ
Ａ１２は、２つのｎチャネル型ＭＩＳＦＥＴが形成され
ている領域ＳＡＮ１２と２つのｐチャネル型ＭＩＳＦＥ
Ｔが形成されている領域ＳＡＰ１２とで形成される。セ
ンスアンプ回路ＳＡ２１は、２つのｎチャネル型ＭＩＳ
ＦＥＴが形成されている領域ＳＡＮ２１と２つのｐチャ
ネル型ＭＩＳＦＥＴが形成されている領域ＳＡＰ２１と
で形成される。センスアンプ回路ＳＡ２２は、２つのｎ
チャネル型ＭＩＳＦＥＴが形成されている領域ＳＡＮ２
２と２つのｐチャネル型ＭＩＳＦＥＴが形成されている
領域ＳＡＰ２２とで形成される。
【００１９】センスアンプ回路を形成する２つのｎチャ
ネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線間に直
列に接続され、センスアンプ回路を形成する２つのｐチ
ャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４も同一のビット線
間に直列に接続される。また、ｎチャネル型ＭＩＳＦＥ
ＴＳＴ１の一端およびｐチャネル型ＭＩＳＦＥＴＳＴ３
の一端は、一のビット線に接続され、これらのゲート電
極は他のビット線を介して電気的に接続されている。一
方、ｎチャネル型ＭＩＳＦＥＴＳＴ２の一端およびｐチ
ャネル型ＭＩＳＦＥＴＳＴ４の一端は、他のビット線に
接続され、これらのゲート電極は一のビット線を介して
電気的に接続されている。すなわち、ｎチャネル型ＭＩ
ＳＦＥＴＳＴ１およびｐチャネル型ＭＩＳＦＥＴＳＴ３
のゲート電極と、ｎチャネル型ＭＩＳＦＥＴＳＴ２およ
びｐチャネル型ＭＩＳＦＥＴＳＴ４のゲート電極とは、
交差接続されている。
ネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線間に直
列に接続され、センスアンプ回路を形成する２つのｐチ
ャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４も同一のビット線
間に直列に接続される。また、ｎチャネル型ＭＩＳＦＥ
ＴＳＴ１の一端およびｐチャネル型ＭＩＳＦＥＴＳＴ３
の一端は、一のビット線に接続され、これらのゲート電
極は他のビット線を介して電気的に接続されている。一
方、ｎチャネル型ＭＩＳＦＥＴＳＴ２の一端およびｐチ
ャネル型ＭＩＳＦＥＴＳＴ４の一端は、他のビット線に
接続され、これらのゲート電極は一のビット線を介して
電気的に接続されている。すなわち、ｎチャネル型ＭＩ
ＳＦＥＴＳＴ１およびｐチャネル型ＭＩＳＦＥＴＳＴ３
のゲート電極と、ｎチャネル型ＭＩＳＦＥＴＳＴ２およ
びｐチャネル型ＭＩＳＦＥＴＳＴ４のゲート電極とは、
交差接続されている。
【００２０】ｎチャネル型ＭＩＳＦＥＴＳＴ１とｎチャ
ネル型ＭＩＳＦＥＴＳＴ２との接続ノードは、ＣＳＮ線
に電気的に接続されている。このＣＳＮ線は、センスア
ンプをＬｏｗレベルに駆動するための共通配線（コモン
ソース線）である。
ネル型ＭＩＳＦＥＴＳＴ２との接続ノードは、ＣＳＮ線
に電気的に接続されている。このＣＳＮ線は、センスア
ンプをＬｏｗレベルに駆動するための共通配線（コモン
ソース線）である。
【００２１】一方、ｐチャネル型ＭＩＳＦＥＴＳＴ３と
ｐチャネル型ＭＩＳＦＥＴＳＴ４との接続ノードは、Ｃ
ＳＰ線に電気的に接続されている。このＣＳＰ線は、セ
ンスアンプをｈｉｇｈレベルに駆動するための共通配線
（コモンソース線）である。
ｐチャネル型ＭＩＳＦＥＴＳＴ４との接続ノードは、Ｃ
ＳＰ線に電気的に接続されている。このＣＳＰ線は、セ
ンスアンプをｈｉｇｈレベルに駆動するための共通配線
（コモンソース線）である。
【００２２】ＣＳＮ線とＶＳＳＡ供給線との間には、Ｍ
ＩＳＦＥＴＤＴ１が接続される。このＶＳＳＡ供給線
は、ビット線をＬｏｗレベルにするための電位を供給す
るための電源配線である。また、ＣＳＰ線とＶＤＤＡ供
給線との間には、ＭＩＳＦＥＴＤＴ２が接続されてい
る。このＶＳＳＡ供給線は、ビット線をｈｉｇｈレベル
にするための電位を供給するための電源配線である。
ＩＳＦＥＴＤＴ１が接続される。このＶＳＳＡ供給線
は、ビット線をＬｏｗレベルにするための電位を供給す
るための電源配線である。また、ＣＳＰ線とＶＤＤＡ供
給線との間には、ＭＩＳＦＥＴＤＴ２が接続されてい
る。このＶＳＳＡ供給線は、ビット線をｈｉｇｈレベル
にするための電位を供給するための電源配線である。
【００２３】図３は、センスアンプ形成領域３内の素子
レイアウトを示す平面図であり、特に、ｎチャネル型Ｍ
ＩＳＦＥＴが形成されている領域ＳＡＮ１１およびｐチ
ャネル型ＭＩＳＦＥＴが形成されている領域ＳＡＮ１２
を示している。
レイアウトを示す平面図であり、特に、ｎチャネル型Ｍ
ＩＳＦＥＴが形成されている領域ＳＡＮ１１およびｐチ
ャネル型ＭＩＳＦＥＴが形成されている領域ＳＡＮ１２
を示している。
【００２４】ｎチャネル型ＭＩＳＦＥＴＳＴ１のゲート
電極ＦＧＳＴ１、ｎチャネル型ＭＩＳＦＥＴＳＴ２のゲ
ート電極ＦＧＳＴ２、ｐチャネル型ＭＩＳＦＥＴＳＴ３
のゲート電極ＦＧＳＴ３およびｐチャネル型ＭＩＳＦＥ
ＴＳＴ４のゲート電極ＦＧＳＴ４は、活性領域Ｌにおい
て矩形の枠状となるように形成されており、その全体が
活性領域Ｌ内に内包されている。また、矩形の枠状とな
ったゲート電極ＦＧＳＴ１、ＦＧＳＴ２、ＦＧＳＴ３、
ＦＧＳＴ４は、その四辺がビット線の延在方向に対して
約４５°傾いた状態で配置されている。ゲート電極ＦＧ
ＳＴ１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４がビット
線との接続を取るためのコンタクトホールＣＯＮＴ１
１、ＣＯＮＴ２１、ＣＯＮＴ３１、ＣＯＮＴ４１は、矩
形の枠の一つの角部に設けられた接続用パターン（第１
接続領域）ＣＰＳＴ１、ＣＰＳＴ２、ＣＰＳＴ３、ＣＰ
ＳＴ４上に形成されている。また、ビット線ＢＬ２Ｂ
は、コンタクトホールＣＯＮＴ１１に形成されたプラグ
（第２配線）によりゲート電極ＦＧＳＴ１と電気的に接
続され、コンタクトホールＣＯＮＴ２２に形成されたプ
ラグによりｎチャネル型ＭＩＳＦＥＴＳＴ２のｎ型半導
体領域（ドレイン）と電気的に接続されている。ビット
線ＢＬ２Ｔは、コンタクトホールＣＯＮＴ２１に形成さ
れたプラグ（第２配線）によりゲート電極ＦＧＳＴ２と
電気的に接続され、コンタクトホールＣＯＮＴ１２に形
成されたプラグによりｎチャネル型ＭＩＳＦＥＴＳＴ１
のｎ型半導体領域（ドレイン）と電気的に接続されてい
る。ビット線ＢＬ０Ｂは、コンタクトホールＣＯＮＴ３
１に形成されたプラグ（第２配線）によりゲート電極Ｆ
ＧＳＴ３と電気的に接続され、コンタクトホールＣＯＮ
Ｔ４２に形成されたプラグによりｐチャネル型ＭＩＳＦ
ＥＴＳＴ４のｐ型半導体領域（ドレイン）と電気的に接
続されている。ビット線ＢＬ０Ｔは、コンタクトホール
ＣＯＮＴ４１に形成されたプラグ（第２配線）によりゲ
ート電極ＦＧＳＴ４と電気的に接続され、コンタクトホ
ールＣＯＮＴ３２に形成されたプラグによりｐチャネル
型ＭＩＳＦＥＴＳＴ３のｐ型半導体領域（ドレイン）と
電気的に接続されている。また、入出力線ＬＩＯは、コ
ンタクトホールＣＯＮＴ５に形成されたプラグによりｎ
チャネル型ＭＩＳＦＥＴのｎ型半導体領域（ソース）ま
たはｐチャネル型ＭＩＳＦＥＴのｐ型半導体領域（ソー
ス）と気的に接続されている。
電極ＦＧＳＴ１、ｎチャネル型ＭＩＳＦＥＴＳＴ２のゲ
ート電極ＦＧＳＴ２、ｐチャネル型ＭＩＳＦＥＴＳＴ３
のゲート電極ＦＧＳＴ３およびｐチャネル型ＭＩＳＦＥ
ＴＳＴ４のゲート電極ＦＧＳＴ４は、活性領域Ｌにおい
て矩形の枠状となるように形成されており、その全体が
活性領域Ｌ内に内包されている。また、矩形の枠状とな
ったゲート電極ＦＧＳＴ１、ＦＧＳＴ２、ＦＧＳＴ３、
ＦＧＳＴ４は、その四辺がビット線の延在方向に対して
約４５°傾いた状態で配置されている。ゲート電極ＦＧ
ＳＴ１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４がビット
線との接続を取るためのコンタクトホールＣＯＮＴ１
１、ＣＯＮＴ２１、ＣＯＮＴ３１、ＣＯＮＴ４１は、矩
形の枠の一つの角部に設けられた接続用パターン（第１
接続領域）ＣＰＳＴ１、ＣＰＳＴ２、ＣＰＳＴ３、ＣＰ
ＳＴ４上に形成されている。また、ビット線ＢＬ２Ｂ
は、コンタクトホールＣＯＮＴ１１に形成されたプラグ
（第２配線）によりゲート電極ＦＧＳＴ１と電気的に接
続され、コンタクトホールＣＯＮＴ２２に形成されたプ
ラグによりｎチャネル型ＭＩＳＦＥＴＳＴ２のｎ型半導
体領域（ドレイン）と電気的に接続されている。ビット
線ＢＬ２Ｔは、コンタクトホールＣＯＮＴ２１に形成さ
れたプラグ（第２配線）によりゲート電極ＦＧＳＴ２と
電気的に接続され、コンタクトホールＣＯＮＴ１２に形
成されたプラグによりｎチャネル型ＭＩＳＦＥＴＳＴ１
のｎ型半導体領域（ドレイン）と電気的に接続されてい
る。ビット線ＢＬ０Ｂは、コンタクトホールＣＯＮＴ３
１に形成されたプラグ（第２配線）によりゲート電極Ｆ
ＧＳＴ３と電気的に接続され、コンタクトホールＣＯＮ
Ｔ４２に形成されたプラグによりｐチャネル型ＭＩＳＦ
ＥＴＳＴ４のｐ型半導体領域（ドレイン）と電気的に接
続されている。ビット線ＢＬ０Ｔは、コンタクトホール
ＣＯＮＴ４１に形成されたプラグ（第２配線）によりゲ
ート電極ＦＧＳＴ４と電気的に接続され、コンタクトホ
ールＣＯＮＴ３２に形成されたプラグによりｐチャネル
型ＭＩＳＦＥＴＳＴ３のｐ型半導体領域（ドレイン）と
電気的に接続されている。また、入出力線ＬＩＯは、コ
ンタクトホールＣＯＮＴ５に形成されたプラグによりｎ
チャネル型ＭＩＳＦＥＴのｎ型半導体領域（ソース）ま
たはｐチャネル型ＭＩＳＦＥＴのｐ型半導体領域（ソー
ス）と気的に接続されている。
【００２５】図４は、本発明者らが本実施の形態の半導
体集積回路装置と比較検討した半導体集積回路装置のセ
ンスアンプ形成領域の素子レイアウトの平面図である。
体集積回路装置と比較検討した半導体集積回路装置のセ
ンスアンプ形成領域の素子レイアウトの平面図である。
【００２６】図４に示した配置では、ゲート電極ＦＧＳ
Ｔ１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４は、矩形の
枠の一辺がなくなったコの字状にパターニングされ、残
りの三辺がビット線と平行または垂直となる状態で配置
されている。また、このコの字状にパターニングされた
ゲート電極の端部には、接続用パターンＣＰＳＴ１、Ｃ
ＰＳＴ２、ＣＰＳＴ３、ＣＰＳＴ４が設けられ、これら
接続用パターンＣＰＳＴ１、ＣＰＳＴ２、ＣＰＳＴ３、
ＣＰＳＴ４は、活性領域Ｌの外部、すなわち、素子分離
領域上に配置されている。ゲート電極ＦＧＳＴ１、ＦＧ
ＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４がビット線との接続を
取るためのコンタクトホールＣＯＮＴ１１、ＣＯＮＴ２
１、ＣＯＮＴ３１、ＣＯＮＴ４１は、それぞれコンタク
トホールＣＯＮＴ１２、ＣＯＮＴ２２、ＣＯＮＴ３２、
ＣＯＮＴ４２との間隔を所定量確保するために、上記接
続用パターンＣＰＳＴ１、ＣＰＳＴ２、ＣＰＳＴ３、Ｃ
ＰＳＴ４上に形成されている。
Ｔ１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４は、矩形の
枠の一辺がなくなったコの字状にパターニングされ、残
りの三辺がビット線と平行または垂直となる状態で配置
されている。また、このコの字状にパターニングされた
ゲート電極の端部には、接続用パターンＣＰＳＴ１、Ｃ
ＰＳＴ２、ＣＰＳＴ３、ＣＰＳＴ４が設けられ、これら
接続用パターンＣＰＳＴ１、ＣＰＳＴ２、ＣＰＳＴ３、
ＣＰＳＴ４は、活性領域Ｌの外部、すなわち、素子分離
領域上に配置されている。ゲート電極ＦＧＳＴ１、ＦＧ
ＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４がビット線との接続を
取るためのコンタクトホールＣＯＮＴ１１、ＣＯＮＴ２
１、ＣＯＮＴ３１、ＣＯＮＴ４１は、それぞれコンタク
トホールＣＯＮＴ１２、ＣＯＮＴ２２、ＣＯＮＴ３２、
ＣＯＮＴ４２との間隔を所定量確保するために、上記接
続用パターンＣＰＳＴ１、ＣＰＳＴ２、ＣＰＳＴ３、Ｃ
ＰＳＴ４上に形成されている。
【００２７】本実施の形態の回路配置（図３参照）で
は、活性領域L内において、矩形の枠状にパターニング
されたゲート電極ＦＧＳＴ１、ＦＧＳＴ２、ＦＧＳＴ
３、ＦＧＳＴ４の一つ角部に接続用パターンＣＰＳＴ
１、ＣＰＳＴ２、ＣＰＳＴ３、ＣＰＳＴ４が設けられて
いることから、図４に示したような配置とした場合に比
べて、メモリセルをビット線の延在方向で接続用パター
ンＣＰＳＴ１、ＣＰＳＴ２、ＣＰＳＴ３、ＣＰＳＴ４の
分だけ縮小することができる。また、本実施の形態の配
置では、ゲート電極ＦＧＳＴ１、ＦＧＳＴ２、ＦＧＳＴ
３、ＦＧＳＴ４を活性領域Ｌ上において矩形の枠状とな
るように形成し、その矩形の四辺がビット線の延在方向
に対して約４５°傾いた状態で配置していることから、
その矩形の四辺がビット線と平行または垂直となる状態
で配置された場合に比べて、これらゲート電極のレイア
ウトピッチをビット線の延在方向で約１／√２倍に縮小
することが可能となる。本発明者らが行った実験によれ
ば、２列センスアンプ（たとえばゲート電極ＦＧＳＴ１
とＦＧＳＴ２）の間で１．５μｍ程度縮小できることが
わかった。
は、活性領域L内において、矩形の枠状にパターニング
されたゲート電極ＦＧＳＴ１、ＦＧＳＴ２、ＦＧＳＴ
３、ＦＧＳＴ４の一つ角部に接続用パターンＣＰＳＴ
１、ＣＰＳＴ２、ＣＰＳＴ３、ＣＰＳＴ４が設けられて
いることから、図４に示したような配置とした場合に比
べて、メモリセルをビット線の延在方向で接続用パター
ンＣＰＳＴ１、ＣＰＳＴ２、ＣＰＳＴ３、ＣＰＳＴ４の
分だけ縮小することができる。また、本実施の形態の配
置では、ゲート電極ＦＧＳＴ１、ＦＧＳＴ２、ＦＧＳＴ
３、ＦＧＳＴ４を活性領域Ｌ上において矩形の枠状とな
るように形成し、その矩形の四辺がビット線の延在方向
に対して約４５°傾いた状態で配置していることから、
その矩形の四辺がビット線と平行または垂直となる状態
で配置された場合に比べて、これらゲート電極のレイア
ウトピッチをビット線の延在方向で約１／√２倍に縮小
することが可能となる。本発明者らが行った実験によれ
ば、２列センスアンプ（たとえばゲート電極ＦＧＳＴ１
とＦＧＳＴ２）の間で１．５μｍ程度縮小できることが
わかった。
【００２８】また、本実施の形態のゲート電極ＦＧＳＴ
１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４は、活性領域
Ｌ上において四角形となるように形成され、その四角形
の一辺がビット線の延在方向に対して約４５°傾いた状
態で配置されている。そのため、複数のゲート電極ＦＧ
ＳＴ１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４などを配
置する間隔を緩和することが可能となる。また、これら
ゲート電極を配置する間隔を緩和することができること
から、ゲート幅を拡大することが可能となる。本発明者
らの行った実験によれば、約２５％のゲート幅の拡大が
できることがわかった。それにより、ゲート電極ＦＧＳ
Ｔ１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４に流れる電
流を増加させることが可能となる。すなわち、本実施の
形態のＤＲＡＭにおいては、情報の書き込みおよび読み
出しの高速化を実現することが可能となる。
１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４は、活性領域
Ｌ上において四角形となるように形成され、その四角形
の一辺がビット線の延在方向に対して約４５°傾いた状
態で配置されている。そのため、複数のゲート電極ＦＧ
ＳＴ１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４などを配
置する間隔を緩和することが可能となる。また、これら
ゲート電極を配置する間隔を緩和することができること
から、ゲート幅を拡大することが可能となる。本発明者
らの行った実験によれば、約２５％のゲート幅の拡大が
できることがわかった。それにより、ゲート電極ＦＧＳ
Ｔ１、ＦＧＳＴ２、ＦＧＳＴ３、ＦＧＳＴ４に流れる電
流を増加させることが可能となる。すなわち、本実施の
形態のＤＲＡＭにおいては、情報の書き込みおよび読み
出しの高速化を実現することが可能となる。
【００２９】次に、上記した本実施の形態の半導体集積
回路装置の製造方法について、図５〜図１０を用いて説
明する。
回路装置の製造方法について、図５〜図１０を用いて説
明する。
【００３０】まず、半導体基板１１の主面の素子分離領
域に素子分離溝１４を形成する。素子分離溝１４は、半
導体基板１１の主面をエッチングして深さ約３００〜４
００ｎｍ程度の溝を形成し、続いて、この溝の内部を含
む半導体基板１１上に、たとえばＣＶＤ法により膜厚約
６００ｎｍ程度の酸化シリコン膜１５を堆積した後、溝
の外部の酸化シリコン膜１５を、たとえば化学機械研磨
（Chemical Mechanical Polishing；ＣＭＰ）法で研
磨、除去することにより形成する。この素子分離溝１４
を形成することにより、周囲が素子分離溝１４で囲まれ
た活性領域Ｌ（図３参照）が同時に形成される。
域に素子分離溝１４を形成する。素子分離溝１４は、半
導体基板１１の主面をエッチングして深さ約３００〜４
００ｎｍ程度の溝を形成し、続いて、この溝の内部を含
む半導体基板１１上に、たとえばＣＶＤ法により膜厚約
６００ｎｍ程度の酸化シリコン膜１５を堆積した後、溝
の外部の酸化シリコン膜１５を、たとえば化学機械研磨
（Chemical Mechanical Polishing；ＣＭＰ）法で研
磨、除去することにより形成する。この素子分離溝１４
を形成することにより、周囲が素子分離溝１４で囲まれ
た活性領域Ｌ（図３参照）が同時に形成される。
【００３１】続いて、半導体基板１１のｎチャネル型Ｍ
ＩＳＦＥＴを形成する領域にＢ（ホウ素）をイオン注入
してｐ型ウエル１６を形成する。次いで、半導体基板１
１のｐチャネル型ＭＩＳＦＥＴを形成する領域にＰ（リ
ン）をイオン注入してｎ型ウエル１７を形成する。
ＩＳＦＥＴを形成する領域にＢ（ホウ素）をイオン注入
してｐ型ウエル１６を形成する。次いで、半導体基板１
１のｐチャネル型ＭＩＳＦＥＴを形成する領域にＰ（リ
ン）をイオン注入してｎ型ウエル１７を形成する。
【００３２】続いて、半導体基板１１を熱処理すること
によって、ｐ型ウェル１６およびｎ型ウェル１７の表面
にゲート酸化膜１８を形成した後、ゲート酸化膜１８の
上部にたとえばＰをドープした低抵抗多結晶シリコン
膜、ＷＮ（窒化タングステン）膜、Ｗ（タングステン）
膜および酸化シリコン膜をこの順で堆積する。続いて、
フォトリソグラフィ技術によりパターニングされたフォ
トレジスト膜をマスクとして、これらの積層膜をエッチ
ングすることにより、ゲート電極ＦＧＳＴ１、ＦＧＳＴ
３およびキャップ絶縁膜２１を形成する。
によって、ｐ型ウェル１６およびｎ型ウェル１７の表面
にゲート酸化膜１８を形成した後、ゲート酸化膜１８の
上部にたとえばＰをドープした低抵抗多結晶シリコン
膜、ＷＮ（窒化タングステン）膜、Ｗ（タングステン）
膜および酸化シリコン膜をこの順で堆積する。続いて、
フォトリソグラフィ技術によりパターニングされたフォ
トレジスト膜をマスクとして、これらの積層膜をエッチ
ングすることにより、ゲート電極ＦＧＳＴ１、ＦＧＳＴ
３およびキャップ絶縁膜２１を形成する。
【００３３】続いて、上記フォトレジスト膜を除去した
後、たとえばＣＶＤ法により半導体基板１１上に酸化シ
リコン膜を堆積した後、その酸化シリコン膜を異方的に
エッチングすることにより、ゲート電極ＦＧＳＴ１、Ｆ
ＧＳＴ３の側壁にサイドウォールスペーサ２２を形成す
る。
後、たとえばＣＶＤ法により半導体基板１１上に酸化シ
リコン膜を堆積した後、その酸化シリコン膜を異方的に
エッチングすることにより、ゲート電極ＦＧＳＴ１、Ｆ
ＧＳＴ３の側壁にサイドウォールスペーサ２２を形成す
る。
【００３４】次いで、ｐ型ウェル１６にＰまたはＡｓ
（ヒ素）をイオン注入することよってｎ型半導体領域
（ソース、ドレイン）２３を形成し、ｎ型ウェル１７に
Ｂをイオン注入することによってｐ型半導体領域（ソー
ス、ドレイン）２４を形成する。ここまでの工程によっ
て、ｐ型ウェル１６にｎチャネル型ＭＩＳＦＥＴＳＴ１
が形成され、ｎ型ウェル１７にｐチャネル型ＭＩＳＦＥ
ＴＳＴ３が形成される。
（ヒ素）をイオン注入することよってｎ型半導体領域
（ソース、ドレイン）２３を形成し、ｎ型ウェル１７に
Ｂをイオン注入することによってｐ型半導体領域（ソー
ス、ドレイン）２４を形成する。ここまでの工程によっ
て、ｐ型ウェル１６にｎチャネル型ＭＩＳＦＥＴＳＴ１
が形成され、ｎ型ウェル１７にｐチャネル型ＭＩＳＦＥ
ＴＳＴ３が形成される。
【００３５】続いて、ｎチャネル型ＭＩＳＦＥＴＳＴ１
およびｐチャネル型ＭＩＳＦＥＴＳＴ３の上部に酸化シ
リコンからなる層間絶縁膜２５を形成する。
およびｐチャネル型ＭＩＳＦＥＴＳＴ３の上部に酸化シ
リコンからなる層間絶縁膜２５を形成する。
【００３６】次に、図６に示すように、フォトリソグラ
フィ技術によりパターニングされたフォトレジスト膜
（図示は省略）をマスクにして層間絶縁膜９をドライエ
ッチングすることにより、ｎ型半導体領域（ソース、ド
レイン）７に達するコンタクトホールＣＯＮＴ１２、ｐ
型半導体領域（ソース、ドレイン）２４に達するコンタ
クトホールＣＯＮＴ３２、ゲート電極ＦＧＳＴ１（接続
用パターンＣＰＳＴ１（図３参照））に達するコンタク
トホールＣＯＮＴ１１、およびゲート電極ＦＧＳＴ３
（接続用パターンＣＰＳＴ３（図３参照））に達するコ
ンタクトホールＣＯＮＴ３１を形成する。
フィ技術によりパターニングされたフォトレジスト膜
（図示は省略）をマスクにして層間絶縁膜９をドライエ
ッチングすることにより、ｎ型半導体領域（ソース、ド
レイン）７に達するコンタクトホールＣＯＮＴ１２、ｐ
型半導体領域（ソース、ドレイン）２４に達するコンタ
クトホールＣＯＮＴ３２、ゲート電極ＦＧＳＴ１（接続
用パターンＣＰＳＴ１（図３参照））に達するコンタク
トホールＣＯＮＴ１１、およびゲート電極ＦＧＳＴ３
（接続用パターンＣＰＳＴ３（図３参照））に達するコ
ンタクトホールＣＯＮＴ３１を形成する。
【００３７】次に、図７に示すように、フォトリソグラ
フィ技術によりパターニングされたフォトレジスト膜２
７をマスクとして、コンタクトホールＣＯＮＴ１２よ
り、ｎ型半導体領域２３へＰを導入する。これにより、
後の工程でそのコンタクトホールＣＯＮＴ１２内に形成
するプラグとｎ型半導体領域２３との間の接触抵抗を低
減することができる。
フィ技術によりパターニングされたフォトレジスト膜２
７をマスクとして、コンタクトホールＣＯＮＴ１２よ
り、ｎ型半導体領域２３へＰを導入する。これにより、
後の工程でそのコンタクトホールＣＯＮＴ１２内に形成
するプラグとｎ型半導体領域２３との間の接触抵抗を低
減することができる。
【００３８】次に、上記フォトレジスト膜２７を除去し
た後、図８に示すように、フォトリソグラフィ技術によ
りパターニングされたフォトレジスト膜２８をマスクと
して、コンタクトホールＣＯＮＴ３２より、ｐ型半導体
領域２４へＢを導入する。これにより、後の工程でその
コンタクトホールＣＯＮＴ３２内に形成するプラグとｐ
型半導体領域２４との間の接触抵抗を低減することがで
きる。
た後、図８に示すように、フォトリソグラフィ技術によ
りパターニングされたフォトレジスト膜２８をマスクと
して、コンタクトホールＣＯＮＴ３２より、ｐ型半導体
領域２４へＢを導入する。これにより、後の工程でその
コンタクトホールＣＯＮＴ３２内に形成するプラグとｐ
型半導体領域２４との間の接触抵抗を低減することがで
きる。
【００３９】次に、図９に示すように、コンタクトホー
ルＣＯＮＴ１１、ＣＯＮＴ１２、ＣＯＮＴ３１、ＣＯＮ
Ｔ３２内を含む半導体基板１１上に、スパッタリング法
により、たとえば窒化チタン膜を堆積した後、さらにＣ
ＶＤ法により、たとえばＷ（タングステン）膜を堆積
し、コンタクトホールＣＯＮＴ１１、ＣＯＮＴ１２、Ｃ
ＯＮＴ３１、ＣＯＮＴ３２をそのＷ膜で埋め込む。その
後、コンタクトホールＣＯＮＴ１１、ＣＯＮＴ１２、Ｃ
ＯＮＴ３１、ＣＯＮＴ３２の外部の層間絶縁膜２５上の
窒化チタン膜およびＷ膜を、たとえばＣＭＰ法により除
去することにより、プラグ３０を形成する。
ルＣＯＮＴ１１、ＣＯＮＴ１２、ＣＯＮＴ３１、ＣＯＮ
Ｔ３２内を含む半導体基板１１上に、スパッタリング法
により、たとえば窒化チタン膜を堆積した後、さらにＣ
ＶＤ法により、たとえばＷ（タングステン）膜を堆積
し、コンタクトホールＣＯＮＴ１１、ＣＯＮＴ１２、Ｃ
ＯＮＴ３１、ＣＯＮＴ３２をそのＷ膜で埋め込む。その
後、コンタクトホールＣＯＮＴ１１、ＣＯＮＴ１２、Ｃ
ＯＮＴ３１、ＣＯＮＴ３２の外部の層間絶縁膜２５上の
窒化チタン膜およびＷ膜を、たとえばＣＭＰ法により除
去することにより、プラグ３０を形成する。
【００４０】次に、図１０に示すように、半導体基板１
１上に、たとえばプラズマＣＶＤ法にて窒化シリコン膜
を堆積し、エッチングストッパ膜３１を形成する。エッ
チングストッパ膜３１は、その上層の絶縁膜に配線形成
用の溝や孔を形成する際に、その掘り過ぎにより下層に
損傷を与えたり、加工寸法精度が劣化したりすることを
回避するためのものである。
１上に、たとえばプラズマＣＶＤ法にて窒化シリコン膜
を堆積し、エッチングストッパ膜３１を形成する。エッ
チングストッパ膜３１は、その上層の絶縁膜に配線形成
用の溝や孔を形成する際に、その掘り過ぎにより下層に
損傷を与えたり、加工寸法精度が劣化したりすることを
回避するためのものである。
【００４１】続いて、たとえばエッチングストッパ膜３
１の表面にＣＶＤ法で酸化シリコン膜を堆積し、層間絶
縁膜３２を形成する。
１の表面にＣＶＤ法で酸化シリコン膜を堆積し、層間絶
縁膜３２を形成する。
【００４２】続いて、エッチングストッパ膜３１および
層間絶縁膜３２を、フォトリソグラフィ技術およびドラ
イエッチング技術を用いて加工し、配線溝３３を形成す
る。次いで、配線溝３３の底部に露出したプラグ３０の
表面の反応層を除去するために、Ａｒ（アルゴン）雰囲
気中にてスパッタエッチングによる半導体基板１１の表
面処理を行う。
層間絶縁膜３２を、フォトリソグラフィ技術およびドラ
イエッチング技術を用いて加工し、配線溝３３を形成す
る。次いで、配線溝３３の底部に露出したプラグ３０の
表面の反応層を除去するために、Ａｒ（アルゴン）雰囲
気中にてスパッタエッチングによる半導体基板１１の表
面処理を行う。
【００４３】次いで、上記配線溝３３の内部を含む半導
体基板１１の全面に、たとえば窒化チタン膜を、スパッ
タリング法により堆積する。続いて、上記窒化チタン膜
が堆積された半導体基板１１の全面に、たとえばＣＶＤ
法によりＷ膜を堆積し、配線溝３３をＷ膜により埋め込
む。
体基板１１の全面に、たとえば窒化チタン膜を、スパッ
タリング法により堆積する。続いて、上記窒化チタン膜
が堆積された半導体基板１１の全面に、たとえばＣＶＤ
法によりＷ膜を堆積し、配線溝３３をＷ膜により埋め込
む。
【００４４】次に、層間絶縁膜３２上の余分な窒化チタ
ン膜およびＷ膜を除去し、配線溝３３内に窒化チタン膜
およびＷ膜を残すことにより、ビット線ＢＬ０Ｂ、ＢＬ
０Ｔ、ＢＬ２Ｂ、ＢＬ２Ｔを形成し、本実施の形態の半
導体集積回路装置を製造する。窒化チタン膜およびＷ膜
の除去は、たとえばＣＭＰ法を用いた研磨により行うこ
とができる。
ン膜およびＷ膜を除去し、配線溝３３内に窒化チタン膜
およびＷ膜を残すことにより、ビット線ＢＬ０Ｂ、ＢＬ
０Ｔ、ＢＬ２Ｂ、ＢＬ２Ｔを形成し、本実施の形態の半
導体集積回路装置を製造する。窒化チタン膜およびＷ膜
の除去は、たとえばＣＭＰ法を用いた研磨により行うこ
とができる。
【００４５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４６】前記実施の形態においては、センスアンプ
形成領域におけるＭＩＳＦＥＴのゲート電極のパターニ
ングに本発明を適用した場合について示したが、ワード
ドライバ形成領域におけるＭＩＳＦＥＴのゲート電極の
パターニングに適用してもよく、その場合にはワード線
の延在方向でメモリセルを縮小することができる。
形成領域におけるＭＩＳＦＥＴのゲート電極のパターニ
ングに本発明を適用した場合について示したが、ワード
ドライバ形成領域におけるＭＩＳＦＥＴのゲート電極の
パターニングに適用してもよく、その場合にはワード線
の延在方向でメモリセルを縮小することができる。
【００４７】また、前記実施の形態のセンスアンプを有
するＤＲＡＭは、たとえばシステムＬＳＩなどの半導体
集積回路装置に搭載することも可能である。
するＤＲＡＭは、たとえばシステムＬＳＩなどの半導体
集積回路装置に搭載することも可能である。
【００４８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）センスアンプ形成領域において、ＭＩＳＦＥＴの
ゲート電極を正方形または長方形となるように形成し、
その正方形または長方形の一辺をビット線の延在方向に
対して傾いた状態で配置するので、その一辺がビット線
と平行または垂直となる状態で配置された場合に比べ
て、メモリセルをビット線の延在方向で縮小することが
できる。 （２）センスアンプ形成領域において、ＭＩＳＦＥＴの
ゲート電極を正方形または長方形となるように形成し、
その正方形または長方形の一辺をビット線の延在方向に
対して傾いた状態で配置し、ゲート電極とビット線との
接続を取るためのコンタクトホールをその正方形または
長方形の角部近傍上に形成するので、その一辺がビット
線と平行または垂直となる状態で配置された場合に比べ
て、メモリセルをビット線の延在方向で縮小することが
できる。 （３）センスアンプ形成領域において、複数のＭＩＳＦ
ＥＴのゲート電極を配置する間隔を緩和することがで
き、そのゲート幅を拡大することができるので、ゲート
電極に流れる電流を増加させることが可能となる。すな
わち、ＤＲＡＭにおける情報の書き込みおよび読み出し
の高速化を実現できる。 （４）センスアンプ形成領域において、ＭＩＳＦＥＴの
拡散層定数を増加することができるので、ＤＲＡＭの情
報の書き込みおよび読み出しの高速化を実現することが
できる。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）センスアンプ形成領域において、ＭＩＳＦＥＴの
ゲート電極を正方形または長方形となるように形成し、
その正方形または長方形の一辺をビット線の延在方向に
対して傾いた状態で配置するので、その一辺がビット線
と平行または垂直となる状態で配置された場合に比べ
て、メモリセルをビット線の延在方向で縮小することが
できる。 （２）センスアンプ形成領域において、ＭＩＳＦＥＴの
ゲート電極を正方形または長方形となるように形成し、
その正方形または長方形の一辺をビット線の延在方向に
対して傾いた状態で配置し、ゲート電極とビット線との
接続を取るためのコンタクトホールをその正方形または
長方形の角部近傍上に形成するので、その一辺がビット
線と平行または垂直となる状態で配置された場合に比べ
て、メモリセルをビット線の延在方向で縮小することが
できる。 （３）センスアンプ形成領域において、複数のＭＩＳＦ
ＥＴのゲート電極を配置する間隔を緩和することがで
き、そのゲート幅を拡大することができるので、ゲート
電極に流れる電流を増加させることが可能となる。すな
わち、ＤＲＡＭにおける情報の書き込みおよび読み出し
の高速化を実現できる。 （４）センスアンプ形成領域において、ＭＩＳＦＥＴの
拡散層定数を増加することができるので、ＤＲＡＭの情
報の書き込みおよび読み出しの高速化を実現することが
できる。
【図１】本発明の一実施の形態である半導体集積回路装
置の構成の概略を示す説明図である。
置の構成の概略を示す説明図である。
【図２】本発明の一実施の形態である半導体集積回路装
置のセンスアンプ形成領域の回路構成を示す図である。
置のセンスアンプ形成領域の回路構成を示す図である。
【図３】本発明の一実施の形態である半導体集積回路装
置のセンスアンプ形成領域の回路配置を示す要部平面図
である。
置のセンスアンプ形成領域の回路配置を示す要部平面図
である。
【図４】本発明の一実施の形態である半導体集積回路装
置と比較検討した半導体集積回路装置のセンスアンプ形
成領域の回路配置を示す要部平面図である。
置と比較検討した半導体集積回路装置のセンスアンプ形
成領域の回路配置を示す要部平面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を説明する要部断面図である。
置の製造方法を説明する要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。
の要部断面図である。
１ メモリセル形成領域
２ メモリセル形成領域
３ センスアンプ形成領域
１１ 半導体基板
１４ 素子分離溝
１５ 酸化シリコン膜
１６ ｐ型ウェル
１７ ｎ型ウェル
１８ ゲート酸化膜
２０ ゲート電極
２１ キャップ絶縁膜
２２ サイドウォールスペーサ
２３ ｎ型半導体領域
２４ ｐ型半導体領域
２５ 層間絶縁膜
２７ フォトレジスト膜
２８ フォトレジスト膜
３０ プラグ
３１ エッチングストッパ膜
３２ 層間絶縁膜
３３ 配線溝
ＢＬ０Ｔ〜ＢＬ３Ｔ ビット線（第１配線）
ＢＬ０Ｂ〜ＢＬ３Ｂ ビット線（第１配線）
ＣＯＮＴ１１、ＣＯＮＴ１２ コンタクトホール
ＣＯＮＴ２１、ＣＯＮＴ２２ コンタクトホール
ＣＯＮＴ３１、ＣＯＮＴ３２ コンタクトホール
ＣＯＮＴ４１、ＣＯＮＴ４２ コンタクトホール
ＣＯＮＴ５ コンタクトホール
ＣＰＳＴ１〜ＣＰＳＴ４ 接続用パターン（第１接続領
域） ＤＴ１ ＭＩＳＦＥＴ ＤＴ２ ＭＩＳＦＥＴ ＦＧＳＴ１〜ＦＧＳＴ４ ゲート電極 Ｌ 活性領域 ＬＩＯ 入出力線 ＭＣ メモリセル ＰＣ１１、ＰＣ１２ プリチャージ回路 ＰＣ２１、ＰＣ２２ プリチャージ回路 ＰＴ１〜ＰＴ３ ＭＩＳＦＥＴ ＳＡ１１、ＳＡ１２ センスアンプ回路 ＳＡ２１、ＳＡ２２ センスアンプ回路 ＳＡＮ１１、ＳＡＮ１２ ｎチャネル型ＭＩＳＦＥＴが
形成されている領域 ＳＡＮ２１、ＳＡＮ２２ ｎチャネル型ＭＩＳＦＥＴが
形成されている領域 ＳＡＰ１１、ＳＡＰ１２ ｐチャネル型ＭＩＳＦＥＴが
形成されている領域 ＳＡＰ２１、ＳＡＰ２２ ｐチャネル型ＭＩＳＦＥＴが
形成されている領域 ＳＴ１ ｎチャネル型ＭＩＳＦＥＴ ＳＴ２ ｎチャネル型ＭＩＳＦＥＴ ＳＴ３ ｐチャネル型ＭＩＳＦＥＴ ＳＴ４ ｐチャネル型ＭＩＳＦＥＴ ＷＬ ワード線 ＹＳ１１〜ＹＳ１４ Ｙスイッチ回路 ＹＳ２１〜ＹＳ２４ Ｙスイッチ回路 ＹＴ ＭＩＳＦＥＴ
域） ＤＴ１ ＭＩＳＦＥＴ ＤＴ２ ＭＩＳＦＥＴ ＦＧＳＴ１〜ＦＧＳＴ４ ゲート電極 Ｌ 活性領域 ＬＩＯ 入出力線 ＭＣ メモリセル ＰＣ１１、ＰＣ１２ プリチャージ回路 ＰＣ２１、ＰＣ２２ プリチャージ回路 ＰＴ１〜ＰＴ３ ＭＩＳＦＥＴ ＳＡ１１、ＳＡ１２ センスアンプ回路 ＳＡ２１、ＳＡ２２ センスアンプ回路 ＳＡＮ１１、ＳＡＮ１２ ｎチャネル型ＭＩＳＦＥＴが
形成されている領域 ＳＡＮ２１、ＳＡＮ２２ ｎチャネル型ＭＩＳＦＥＴが
形成されている領域 ＳＡＰ１１、ＳＡＰ１２ ｐチャネル型ＭＩＳＦＥＴが
形成されている領域 ＳＡＰ２１、ＳＡＰ２２ ｐチャネル型ＭＩＳＦＥＴが
形成されている領域 ＳＴ１ ｎチャネル型ＭＩＳＦＥＴ ＳＴ２ ｎチャネル型ＭＩＳＦＥＴ ＳＴ３ ｐチャネル型ＭＩＳＦＥＴ ＳＴ４ ｐチャネル型ＭＩＳＦＥＴ ＷＬ ワード線 ＹＳ１１〜ＹＳ１４ Ｙスイッチ回路 ＹＳ２１〜ＹＳ２４ Ｙスイッチ回路 ＹＴ ＭＩＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 宮武 伸一
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5F083 AD00 GA09 JA39 JA40 KA05
LA03 LA21 MA06 MA15 MA16
MA19 NA01
Claims (5)
- 【請求項１】 半導体基板のセンスアンプ形成領域にお
いてセンスアンプ回路をなすＭＩＳＦＥＴが形成され、
前記センスアンプ形成領域上には、前記センスアンプ形
成領域と隣接するメモリセル形成領域まで延在する第１
配線が形成された半導体集積回路装置であって、前記Ｍ
ＩＳＦＥＴは枠状のゲート電極を有し、前記ゲート電極
は、その全体が前記センスアンプ形成領域内に設けられ
た活性領域内に入るように配置されていることを特徴と
する半導体集積回路装置。 - 【請求項２】 半導体基板のセンスアンプ形成領域にお
いてセンスアンプ回路をなすＭＩＳＦＥＴが形成され、
前記センスアンプ形成領域上には、前記センスアンプ形
成領域と隣接するメモリセル形成領域まで延在する第１
配線が形成された半導体集積回路装置であって、前記Ｍ
ＩＳＦＥＴはその一部が突出して第１接続領域となった
枠状のゲート電極を有し、前記ゲート電極は、その全体
が前記センスアンプ形成領域内に設けられた活性領域内
に入るように配置されていることを特徴とする半導体集
積回路装置。 - 【請求項３】 半導体基板のセンスアンプ形成領域にお
いてセンスアンプ回路をなす複数のＭＩＳＦＥＴが形成
され、前記センスアンプ形成領域上には、前記センスア
ンプ形成領域と隣接するメモリセル形成領域まで延在す
る複数の第１配線が形成された半導体集積回路装置であ
って、前記ＭＩＳＦＥＴは矩形の枠状のゲート電極を有
し、前記ゲート電極は、その四辺が前記第１配線に対し
て所定の角度傾き、その全体が前記センスアンプ形成領
域内に設けられた活性領域内に入るように配置されてい
ることを特徴とする半導体集積回路装置。 - 【請求項４】 半導体基板のセンスアンプ形成領域にお
いてセンスアンプ回路をなす複数のＭＩＳＦＥＴが形成
され、前記センスアンプ形成領域上には、前記センスア
ンプ形成領域と隣接するメモリセル形成領域まで延在す
る複数の第１配線が形成された半導体集積回路装置であ
って、前記ＭＩＳＦＥＴはその一部が突出して第１接続
領域となった矩形の枠状のゲート電極を有し、前記ゲー
ト電極は、その四辺が前記第１配線に対して所定の角度
傾き、その全体が前記センスアンプ形成領域内に設けら
れた活性領域内に入るように配置されていることを特徴
とする半導体集積回路装置。 - 【請求項５】 半導体基板のセンスアンプ形成領域にお
いてセンスアンプ回路をなす複数のＭＩＳＦＥＴが形成
され、前記センスアンプ形成領域上には、前記センスア
ンプ形成領域と隣接するメモリセル形成領域まで延在す
る複数の第１配線が形成された半導体集積回路装置であ
って、前記ＭＩＳＦＥＴはその一部が突出して第１接続
領域となった矩形の枠状のゲート電極を有し、前記ゲー
ト電極は、その四辺が前記第１配線に対して所定の角度
傾き、その全体が前記センスアンプ形成領域内に設けら
れた活性領域内に入るように配置され、前記第１接続領
域上に配置された第２配線を通じて、前記第１配線と前
記ゲート電極とは電気的に接続されていることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258999A JP2003068880A (ja) | 2001-08-29 | 2001-08-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258999A JP2003068880A (ja) | 2001-08-29 | 2001-08-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068880A true JP2003068880A (ja) | 2003-03-07 |
Family
ID=19086431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001258999A Pending JP2003068880A (ja) | 2001-08-29 | 2001-08-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003068880A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122834A (ja) * | 2005-10-31 | 2007-05-17 | Elpida Memory Inc | 半導体記憶装置 |
| JP2007180488A (ja) * | 2005-12-28 | 2007-07-12 | Hynix Semiconductor Inc | 半導体素子のセンスアンプ及びその形成方法 |
| US7528454B2 (en) | 2005-09-26 | 2009-05-05 | Elpida Memory, Inc. | Semiconductor memory with sense amplifier |
| US7903489B2 (en) | 2006-07-10 | 2011-03-08 | Elpida Memory, Inc. | Semiconductor device having a sense amplifier |
| US8105907B2 (en) | 2009-01-30 | 2012-01-31 | Elpida Memory, Inc. | Manufacturing method of semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226081A (ja) * | 1994-02-15 | 1995-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1174505A (ja) * | 1997-08-27 | 1999-03-16 | Fujitsu Ltd | 半導体装置 |
| JP2000049308A (ja) * | 1998-07-30 | 2000-02-18 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
-
2001
- 2001-08-29 JP JP2001258999A patent/JP2003068880A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226081A (ja) * | 1994-02-15 | 1995-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1174505A (ja) * | 1997-08-27 | 1999-03-16 | Fujitsu Ltd | 半導体装置 |
| JP2000049308A (ja) * | 1998-07-30 | 2000-02-18 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528454B2 (en) | 2005-09-26 | 2009-05-05 | Elpida Memory, Inc. | Semiconductor memory with sense amplifier |
| JP2007122834A (ja) * | 2005-10-31 | 2007-05-17 | Elpida Memory Inc | 半導体記憶装置 |
| US8022484B2 (en) | 2005-10-31 | 2011-09-20 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2007180488A (ja) * | 2005-12-28 | 2007-07-12 | Hynix Semiconductor Inc | 半導体素子のセンスアンプ及びその形成方法 |
| US7903489B2 (en) | 2006-07-10 | 2011-03-08 | Elpida Memory, Inc. | Semiconductor device having a sense amplifier |
| US8105907B2 (en) | 2009-01-30 | 2012-01-31 | Elpida Memory, Inc. | Manufacturing method of semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7151690B2 (en) | 6F2 3-Transistor DRAM gain cell | |
| KR100724029B1 (ko) | 반도체 장치 및 트랜지스터 | |
| US7298638B2 (en) | Operating an electronic device having a vertical gain cell that includes vertical MOS transistors | |
| US7323380B2 (en) | Single transistor vertical memory gain cell | |
| JP4507119B2 (ja) | 半導体装置およびその製造方法 | |
| US8530288B2 (en) | Methods of forming memory arrays and semiconductor constructions | |
| JP2003068883A (ja) | 半導体記憶装置 | |
| JP2004327574A (ja) | 半導体記憶装置および半導体集積回路 | |
| JP2002026294A (ja) | 半導体集積回路装置 | |
| JP2003068880A (ja) | 半導体集積回路装置 | |
| US6930901B2 (en) | Method of selectively forming local interconnects using design rules | |
| JPH07122654A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR20010006191A (ko) | 반도체집적회로장치 및 그의 제조방법 | |
| JP2002190576A (ja) | 半導体装置およびその製造方法 | |
| JP3865753B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH06151773A (ja) | スタティック型半導体記憶装置およびその製造方法 | |
| KR100911674B1 (ko) | 텅스텐 비트라인을 갖는 엠비디드 메모리 소자의 제조 방법 | |
| JPH0992796A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2009277717A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060816 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080515 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110928 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120313 |