JP2002026294A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2002026294A JP2000208480A JP2000208480A JP2002026294A JP 2002026294 A JP2002026294 A JP 2002026294A JP 2000208480 A JP2000208480 A JP 2000208480A JP 2000208480 A JP2000208480 A JP 2000208480A JP 2002026294 A JP2002026294 A JP 2002026294A
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Abstract

(57)【要約】 【課題】 センスアンプ形成領域の占有面積の縮小化を
図り、微細化されたメモリセルのビット線に対応するこ
とができるセンスアンプ等の周辺回路のレイアウトを提
供する。 【解決手段】 センスアンプ形成領域の両端に、第１お
よび第２のプリチャージ回路が形成されるp型ウエル領
域Ａｐ１、Ａｐ９および第１および第２のＹスイッチ回
路が形成されるp型ウエル領域Ａｐ２、Ａｐ３、Ａｐ
７、Ａｐ８をそれぞれ形成し、センスアンプ形成領域の
両側に配置された第１および第２のメモリセル形成領域
のうち第１のメモリセル形成領域から延在するのビット
線ＢＬ２Ｔを、前記第１のプリチャージ回路が形成され
るp型ウエル領域Ａｐ１および第１のＹスイッチ回路が
形成されるp型ウエル領域Ａｐ２、Ａｐ３上を経て、セ
ンスアンプ回路が形成されるn型ウエル領域Ａｎ１上ま
で延在させ、ビット線ＢＬ２Ｔの延長上に、ビット線以
外の配線領域ｃを確保する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）のセンスアンプ部に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、メモリセルが複数形成されたメモリセル形成領
域と、これらメモリセルへの情報の書き込みや、メモリ
セルからの情報の読み出しに必要な回路、例えば、セン
スアンプ等が形成される周辺回路領域を有する。このメ
モリセルは、コンデンサＣとその一端がコンデンサＣに
直列接続された転送用ＭＩＳＦＥＴＱｓとからなる。
【０００３】
【発明が解決しようとする課題】前記メモリセルは、例
えば、前記転送用ＭＩＳＦＥＴＱｓのゲート電極からな
るワード線ＷＬと、前記転送用ＭＩＳＦＥＴＱｓの他端
が接続されるビット線ＢＬの交点に、図１７に示すよう
に、２交点に１つの割合で形成される。
【０００４】一方、センスアンプＳＡは、ビット線間の
電位差を増幅するための回路であり、センスアンプ形成
領域に形成され、図１８に示すように、ビット線間（例
えば、ＢＬ３ＢとＢＬ３Ｔとの間）に接続される。ま
た、センスアンプ形成領域には、センスアンプの他、ビ
ット線間に接続されるプリチャージ回路ＰＣおよびビッ
ト線と入出力線との間に接続されるＹスイッチ回路ＹＳ
等も形成される。
【０００５】しかしながら、メモリセルの微細化に伴
い、ビット線の間隔が狭くなると、前記センスアンプ回
路ＳＡ、プリチャージ回路ＰＣおよびＹスイッチ回路等
も、それに伴い微細化する必要がある。
【０００６】しかしながら、情報の書き込み、読み出し
の高速化のためには、ある程度のゲート寸法や拡散層定
数を確保する必要があり、センスアンプ等を構成するＭ
ＩＳＦＥＴをメモリセルを構成する転送用ＭＩＳＦＥＴ
Ｑｓと同様に微細化することはできない。
【０００７】従って、メモリセルの微細化を図っても、
センスアンプ等の周辺回路の微細化が困難であるためＤ
ＲＡＭのチップ占有面積を縮小化することは困難であっ
た。
【０００８】特に、ワード線とビット線のすべての交点
にメモリセルを形成する場合（図１参照）には、図１７
に示す場合（８Ｆ2）よりメモリセルの面積を半分（４
Ｆ2）まで低減することができる。が、ビット線間の間
隔がより狭くなり、センスアンプ等の周辺回路の占有面
積が問題となる。
【０００９】また、センスアンプ形成領域には、さら
に、プリチャージ回路にプリチャージ電位を供給するた
めの配線や、前記入出力線とのコンタクトのための配線
等の領域を狭いビット線間に確保する必要がある。が、
特に、ワード線とビット線のすべての交点にメモリセル
を形成する場合には、図１７および図１８に示す、シュ
ア−ドＭＩＳＦＥＴ（ＳＭ）を介さずに、センスアンプ
形成領域まで、ビット線が延在するので、後述するよう
に、配線の配置上の制限が生じる。
【００１０】本発明の目的は、センスアンプ形成領域の
占有面積の縮小化を図ることである。また、本発明の他
の目的は、微細化されたメモリセルのビット線に対応す
ることができるセンスアンプ形成領域のレイアウトを提
供することである。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体集積回路装置は、センスア
ンプ形成領域の両端に、第１および第２の列選択回路領
域および第１および第２のプリチャージ回路領域をそれ
ぞれ形成したので、センスアンプ形成領域の両側に配置
された第１および第２のメモリセル形成領域のうち第１
のメモリセル形成領域から延在する第１のビット線（Ｂ
Ｌ２Ｔ）は、前記第１のプリチャージ回路領域および第
１の列選択回路領域上を経て前記センスアンプ回路領域
上まで延在すればよく、前記第１のビット線の延長上
に、ビット線以外の配線領域を確保することができる。
【００１４】また、前記センスアンプ回路領域を、第１
のセンスアンプを構成するｎチャネル型ＭＩＳＦＥＴを
形成するための第１領域と、第２のセンスアンプを構成
するｎチャネル型ＭＩＳＦＥＴを形成するための第２領
域と、第２のセンスアンプを構成するｐチャネル型ＭＩ
ＳＦＥＴを形成するための第３領域と、第２のセンスア
ンプを構成するｐチャネル型ＭＩＳＦＥＴを形成するた
めの第４領域とで構成し、前記第２および第４の領域
は、前記第１および第３の領域に対して、ビット線と直
交する方向にずらして配置したので、前記センスアンプ
に接続されるビット線の間隔を狭くすることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１６】図１は、本発明の実施の形態であるＤＲＡ
Ｍ（Dynamic Random Access Memory）の構成の概略を示
す図である。図１に示すように、メモリセル形成領域１
とメモリセル形成領域２との間には、センスアンプ形成
領域３が配置されている。メモリセル形成領域には、ビ
ット線ＢＬ０Ｂ〜ＢＬ３Ｂ、ＢＬ０Ｔ〜ＢＬ３Ｔとワー
ド線ＷＬの交点にメモリセルＭＣ（図１中の○部）がマ
トリックス状に配置されている。
【００１７】このメモリセルＭＣは、図２に示すよう
に、ビット線ＢＬ（ＢＬ０Ｂ〜ＢＬ３Ｂ、ＢＬ０Ｔ〜Ｂ
Ｌ３Ｔ等）と接地電位との間に直列に接続された転送用
ＭＩＳＦＥＴＱｓとコンデンサＣを有している。また、
この転送用ＭＩＳＦＥＴＱｓのゲート電極は、ワード線
ＷＬに接続されている。
【００１８】図３は、メモリセルＭＣ形成領域の断面図
の一例である。図４は、メモリセル形成領域の平面図の
一例であり、図３は、ａ−ａ断面図に対応する。
【００１９】図３および図４に示すように、メモリセル
ＭＣは、半導体基板１の主表面に形成された転送用ＭＩ
ＳＦＥＴＱｓとこれに直列に接続されたコンデンサＣと
で構成される。
【００２０】この転送用ＭＩＳＦＥＴＱｓは、素子分離
２で囲まれた半導体基板１のｐ型ウエル３上にゲート酸
化膜６を介して形成されたゲート電極７と、このゲート
電極７の両側のｐ型ウエル３中に形成されたＬＤＤ構造
のソース、ドレイン領域９を有する。このゲート電極７
は、低抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）
およびＷ膜７ｂの積層膜から成り、その上部および側部
が窒化シリコン膜８および１１で覆われている。なお、
メモリセル形成領域に形成されたゲート電極７は、ワー
ド線ＷＬとして機能する。
【００２１】また、コンデンサＣは、多結晶シリコン膜
で構成される下部電極４８、酸化タンタル膜等で構成さ
れる容量絶縁膜４９およびＴｉＮ膜で構成される上部電
極５０から成り、酸化シリコン膜４６および窒化シリコ
ン膜４５中に形成された溝４７上に形成されている。
【００２２】また、転送用ＭＩＳＦＥＴＱｓとコンデン
サＣとは、ソース、ドレイン領域９上に形成されたプラ
グ１８およびこのプラグ１８上に形成されたプラグ４４
を介して接続される。また、ソース、ドレイン領域９上
に形成されたプラグ１９上には、プラグ２３を介してビ
ット線ＢＬが形成されている。なお、プラグ１８は、酸
化シリコン膜１５および窒化シリコン膜１１中に形成さ
れたコンタクトホール１７内に形成され、プラグ１９
は、酸化シリコン膜１５および窒化シリコン膜１１中に
形成されたコンタクトホール１６内に形成される。ま
た、プラグ２２は、酸化シリコン膜２０中に形成された
コンタクトホール２１内に形成され、プラグ４４は、酸
化シリコン膜４０および２０中に形成されたコンタクト
ホール４３内に形成されている。
【００２３】さらに、コンデンサＣ上には、酸化シリコ
ン膜５１が形成され、図示はしないが、酸化シリコン膜
５１上には第２層配線Ｍ２が形成される。さらに、第２
層配線Ｍ２上には、層間絶縁膜を介して第３層配線が形
成される。
【００２４】次に、センスアンプ形成領域３について説
明する。図１のセンスアンプ形成領域３には、図５に示
すように、プリチャージ回路ＰＣ１１、ＰＣ１２、ＰＣ
２１、ＰＣ２２、Ｙスイッチ回路ＹＳ１１〜ＹＳ１４、
ＹＳ２１〜ＹＳ２４、およびセンスアンプ回路ＳＡＮ１
１、ＳＡＮ１２、ＳＡＮ２１、ＳＡＮ２２、ＳＡＰ１
１、ＳＡＰ１２、ＳＡＰ２１、ＳＡＰ２２が形成されて
いる。なお、例えば、ＳＡＮ１１とＳＡＰ１１とで一つ
のセンスアンプ回路ＳＡ１１が構成される。
【００２５】プリチャージ回路ＰＣ１１、ＰＣ１２、Ｐ
Ｃ２１、ＰＣ２２は、メモリセルの動作前にビット線を
あらかじめ定められた電位に設定する回路であり、ビッ
ト線間に直列に接続された２つのＭＩＳＦＥＴＰＴ１、
ＰＴ３と、同じビット線間に接続されたＭＩＳＦＥＴＰ
Ｔ２とから成る。これらのＭＩＳＦＥＴＰＴ１、ＰＴ
２、ＰＴ３のゲート電極は共通接続され、また、２つの
ＭＩＳＦＥＴＰＴ１およびＰＴ３の接続ノードは、ＶＢ
ＬＲ線に接続されている。
【００２６】プリチャージ回路ＰＣ１１の場合を例に説
明すると、プリチャージ回路ＰＣ１１を構成する２つの
ＭＩＳＦＥＴＰＴ１、ＰＴ３は、ビット線ＢＬ２Ｔおよ
びＢＬ２Ｂ間（ノードＰｎ２ＴおよびＰｎ２Ｂ間）に直
列に接続されている。また、プリチャージ回路ＰＣ１１
を構成するＭＩＳＦＥＴＰＴ２は、ビット線ＢＬ２Ｔお
よびＢＬ２Ｂ間（ノードＰｎ２ＴおよびＰｎ２Ｂ間）に
直列に接続されている。これらのＭＩＳＦＥＴＰＴ１、
ＰＴ２およびＰＴ３のゲート電極は共通接続されてい
る。また、また、２つのＭＩＳＦＥＴＰＴ１、ＰＴ３の
接続ノードＰｎＭ１ｂは、ＶＢＬＲ線に接続されてい
る。
【００２７】プリチャージ回路ＰＣ１２を構成するＭＩ
ＳＦＥＴＰＴ１、ＰＴ２およびＰＴ３は、同様に、ビッ
ト線ＢＬ０ＴおよびＢＬ０Ｂ間に接続される。プリチャ
ージ回路ＰＣ２１を構成するＭＩＳＦＥＴＰＴ１、ＰＴ
２およびＰＴ３は、同様に、ビット線ＢＬ３ＴおよびＢ
Ｌ３Ｂ間に接続される。プリチャージ回路ＰＣ２２を構
成するＭＩＳＦＥＴＰＴ１、ＰＴ２およびＰＴ３は、同
様に、ビット線ＢＬ１ＴおよびＢＬ１Ｂ間に接続され
る。
【００２８】Ｙスイッチ回路（列選択回路）ＹＳ１１〜
ＹＳ１４、ＹＳ２１〜ＹＳ２４は、ビット線と入出力線
ＬＩＯとの間に接続されたＭＩＳＦＥＴＹＴから成り、
ビット線を介してメモリセルへの情報の書き込みもしく
はメモリセルからの情報の読み出しを制御する。このＭ
ＩＳＦＥＴＹＴのゲート電極は、列選択信号線ＹＳに接
続されている。
【００２９】Ｙスイッチ回路ＹＳ１１の場合を例に説明
すると、Ｙスイッチ回路ＹＳ１１を構成するＭＩＳＦＥ
ＴＹＴは、ビット線ＢＬ２Ｔ（ノードＹｎ２Ｔ）とＬＩ
Ｏ線（ノードＹｎＭ１ｂ）との間に接続されている。こ
のＭＩＳＦＥＴＹＴのゲート電極は、列選択信号線ＹＳ
（ノードＹｎＭ１ｄ３）に接続されている。
【００３０】また、同様に、他のＹスイッチ回路ＹＳ１
２〜ＹＳ１４を構成するＭＩＳＦＥＴＹＴは、それぞ
れ、ビット線ＢＬ２Ｂ、ＢＬ０Ｔ、ＢＬ０ＢとＬＩＯ線
とＬＩＯ線との間に接続されている。また、同様に、他
のＹスイッチ回路ＹＳ２１〜ＹＳ２４を構成するＭＩＳ
ＦＥＴＹＴは、それぞれ、ビット線ＢＬ３Ｔ、ＢＬ３
Ｂ、ＢＬ１Ｔ、ＢＬ１ＢとＬＩＯ線との間に接続されて
いる。
【００３１】センスアンプ回路ＳＡ１１、ＳＡ１２、Ｓ
Ａ２１、ＳＡ２２は、ビット線間の電位差を増幅するた
めの回路であり、センスアンプ回路ＳＡ１１は、２つの
ｎチャネル型ＭＩＳＦＥＴからなるＳＡＮ１１と２つの
ｐチャネル型ＭＩＳＦＥＴからなるＳＡＰ１１とで構成
される。センスアンプ回路ＳＡ１２は、同様に、ＳＡＮ
１２とＳＡＰ１２とで構成される。また、センスアンプ
回路ＳＡ２１は、同様に、ＳＡＮ２１とＳＡＰ２１とで
構成される。また、センスアンプ回路ＳＡ２２は、同様
に、ＳＡＮ２２とＳＡＰ２２とで構成される。
【００３２】センスアンプ回路を構成する２つのｎチャ
ネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線間に直
列に接続され、センスアンプ回路を構成する２つのｐチ
ャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４も、同一ビット線
間に直列に接続される。また、ｎチャネル型ＭＩＳＦＥ
ＴＳＴ１の一端とｐチャネル型ＭＩＳＦＥＴＳＴ３の一
端は、一のビット線に接続され、これらゲート電極は、
他のビット線を介して接続されている。また、ｎチャネ
ル型ＭＩＳＦＥＴＳＴ２の一端とｐチャネル型ＭＩＳＦ
ＥＴＳＴ４の一端は、他のビット線に接続され、これら
ゲート電極は、一のビット線を介して接続されている。
即ち、ｎチャネル型ＭＩＳＦＥＴＳＴ１およびｐチャネ
ル型ＳＴ３のゲート電極と、ｎチャネル型ＭＩＳＦＥＴ
ＳＴ２およびｐチャネル型ＳＴ４のゲート電極とは、交
差接続されている。
【００３３】センスアンプ回路ＳＡ１１の場合を例に説
明すると、センスアンプ回路ＳＡ１１を構成する２つの
ｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線
ＢＬ２ＴおよびＢＬ２Ｂ間（ノードＳＮｎ２Ｔ１および
ＳＮｎ２Ｂ２間）に直列に接続されている。また、セン
スアンプ回路ＳＡ１１を構成する２つのｐチャネル型Ｍ
ＩＳＦＥＴＳＴ３、ＳＴ４は、ビット線ＢＬ２Ｔおよび
ＢＬ２Ｂ間（ノードＳＰｎ２Ｔ１およびＳＰｎ２Ｂ２
間）に直列に接続されている。
【００３４】また、ｎチャネル型ＭＩＳＦＥＴＳＴ１の
一端（ノードＳＮｎ２Ｔ１）とｐチャネル型ＭＩＳＦＥ
ＴＳＴ３の一端（ＳＰｎ２Ｔ１）は、ビット線ＢＬ２Ｔ
に接続され、これらのゲート電極（ノードＳＮｎ２Ｂ１
およびＳＰｎ２Ｂ１）は、ビット線ＢＬ２Ｂを介して接
続されている。
【００３５】また、ｎチャネル型ＭＩＳＦＥＴＳＴ２の
一端（ノードＳＮｎ２Ｂ２）とｐチャネル型ＭＩＳＦＥ
ＴＳＴ４の一端（ＳＰｎ２Ｂ２）は、ビット線ＢＬ２Ｂ
に接続され、これらのゲート電極（ノードＳＮｎ２Ｔ２
およびＳＰｎ２Ｔ２）は、ビット線ＢＬ２Ｔを介して接
続されている。
【００３６】また、ｎチャネル型ＭＩＳＦＥＴＳＴ１と
ＳＴ２の接続ノード（ＳＮｎＭ１ｄ１）は、ＣＳＮ線に
接続されている。このＣＳＮ線は、センスアンプＳＡを
ロウレベルに駆動するための共通配線（コモンソース
線）である。
【００３７】また、ｐチャネル型ＭＩＳＦＥＴＳＴ３と
ＳＴ４の接続ノード（ＳＰｎＭ１ｄ１）は、ＣＳＰ線に
接続されている。このＣＳＰ線とは、センスアンプＳＡ
をハイレベルに駆動するための共通配線（コモンソース
線）である。
【００３８】センスアンプ回路ＳＡ１２を構成する２つ
のｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット
線ＢＬ０ＴおよびＢＬ０Ｂ間（ノードＳＮｎ０Ｔ２およ
びＳＮｎ０Ｂ２間）に、同様に接続されている。また、
センスアンプ回路ＳＡ１２を構成する２つのｐチャネル
型ＭＩＳＦＥＴＳＴ３、ＳＴ４は、ビット線ＢＬ０Ｔお
よびＢＬ０Ｂ間（ノードＳＰｎ０Ｔ２およびＳＰｎ０Ｂ
２間）に直列に接続されている。
【００３９】また、センスアンプ回路ＳＡ２１を構成す
る２つのｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、
ビット線ＢＬ３ＴおよびＢＬ３Ｂ間（ノードＳＮｎ３Ｔ
２およびＳＮｎ３Ｂ１間）に、同様に接続されている。
また、センスアンプ回路ＳＡ２１を構成する２つのｐチ
ャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４は、ビット線ＢＬ
３ＴおよびＢＬ３Ｂ間（ノードＳＰｎ３Ｔ２およびＳＰ
ｎ３Ｂ１間）に、同様に接続されている。
【００４０】また、センスアンプ回路ＳＡ２２を構成す
る２つのｎチャネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、
ビット線ＢＬ１ＴおよびＢＬ１Ｂ間（ノードＳＮｎ１Ｔ
１およびＳＮｎ１Ｂ１間）に、同様に接続されている。
また、センスアンプ回路ＳＡ２２を構成する２つのｐチ
ャネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４は、ビット線ＢＬ
１ＴおよびＢＬ１Ｂ間（ノードＳＰｎ１Ｔ２およびＳＰ
ｎ１Ｂ１間）に直列に接続されている。
【００４１】また、ＣＳＮ線とＶＳＳＡ供給線との間
（ノードＤｎ２およびＤｎ１間）には、ＭＩＳＦＥＴＤ
Ｔ１が接続され、また、ＣＳＰ線とＶＤＤＡ供給線との
間には、ＭＩＳＦＥＴＤＴ２が接続されている。このＶ
ＳＳＡ供給線は、ビット線をロウレベルにするための電
位を供給するための電源配線である。ＶＤＤＡ供給線
は、ビット線をハイレベルにするための電位を供給する
ための電源配線である。
【００４２】図６〜図８は、センスアンプ形成領域の回
路配置を示す図である。図９、図１０および図１１は、
それぞれ図８のＡ−Ａ、Ｂ―ＢおよびＣ−Ｃに対応する
半導体基板の要部断面図である。図６に示すように、セ
ンスアンプ形成領域には、ｐ型ウエル領域Ａｐ１〜Ａｐ
６、ｎ型ウエル領域Ａｎ１、Ａｎ２およびｐ型ウエル領
域Ａｐ７〜Ａｐ９が、ビット線延在方向（紙面横方向）
に順次配置されている。また、これらｐ型ウエル領域Ａ
ｐ１〜Ａｐ６、ｎ型ウエル領域Ａｎ１、Ａｎ２およびｐ
型ウエル領域Ａｐ７〜Ａｐ９は、素子分離２で囲まれて
いる（図７、図８および図９参照）。
【００４３】図７に示すように、素子分離２で囲まれた
ｐ型ウエル領域Ａｐ１の主表面には、プリチャージ回路
ＰＣ１１を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２、ＴＰ
３およびプリチャージ回路ＰＣ１２を構成するＭＩＳＦ
ＥＴＰＴ１、ＰＴ２、ＴＰ３が形成されている。なお、
図７中、網掛け部は、ゲート電極７を示し、この網掛け
部上の黒四角部は、ゲート電極７とビット線ＢＬとの接
続部を示す。また、図７中、他の黒四角部は、ｐ型ウエ
ル領域Ａｐ５等（半導体基板１）とビット線ＢＬもしく
は第1層配線Ｍ１との接続部を示す。図８は、図７の黒
四角部に符号を付した図である。
【００４４】図９に示すように、例えば、プリチャージ
回路ＰＣ１１を構成するＭＩＳＦＥＴＰＴ１、ＰＴ２、
ＴＰ３は、ｐ型ウエル領域Ａｐ１（半導体基板１）上に
ゲート酸化膜６を介して形成されたゲート電極７と、こ
のゲート電極７の両側に形成されたＬＤＤ構造のソー
ス、ドレイン領域９を有する。このゲート電極７は、低
抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）および
Ｗ膜７ｂの積層膜から成り、ゲート電極７の上部および
側部が窒化シリコン膜８、１１で覆われている。
【００４５】また、図９および図８に示すように、プリ
チャージ回路ＰＣ１１を構成するＭＩＳＦＥＴＰＴ１の
ソース、ドレイン領域９上には、プラグＰｎＭ１ｂが形
成されている。このプラグＰｎＭ１ｂ上には、第1層配
線Ｍ１ｂが形成される（図８、図１２）。また、ＭＩＳ
ＦＥＴＰＴ１とＰＴ２の共通のソース、ドレイン領域９
上には、プラグＰｎ２Ｔが形成されている。このプラグ
Ｐｎ２Ｔ上には、ビット線ＢＬ２Ｔが形成される（図
８、図１２）。また、ＭＩＳＦＥＴＰＴ２とＰＴ３の共
通のソース、ドレイン領域９上には、プラグＰｎ２Ｂが
形成されているる。このプラグＰｎ２Ｂ上には、ビット
線ＢＬ２Ｂが形成される（図８、図１２）。なお、前述
した通り５１および４６は、酸化シリコン膜、４５は、
窒化シリコン膜、４０、２０および１５は、酸化シリコ
ン膜である。また、後述するように、酸化シリコン膜５
１上に第２層配線が形成され、第２層配線上には、層間
絶縁膜を介して第３層配線が形成される。
【００４６】プリチャージ回路ＰＣ１２、ＰＣ２１、Ｐ
Ｃ２２も同様の構造である。プリチャージ回路ＰＣ２１
およびＰＣ２２を構成するＭＩＳＦＥＴＰＴ１、ＰＴ
２、ＴＰ３は、ｐ型ウエル領域Ａｐ９の主表面に形成さ
れる。
【００４７】また、図７に示すように、素子分離２で囲
まれたｐ型ウエル領域Ａｐ２およびＡｐ３の主表面に
は、Ｙスイッチ回路ＹＳ１１〜ＹＳ１４を構成するＭＩ
ＳＦＥＴＹＴが形成されている。図１０に示すように、
例えば、Ｙスイッチ回路ＹＳ１１を構成するＭＩＳＦＥ
ＴＹＴは、ｐ型ウエル領域Ａｐ３（半導体基板１）上に
ゲート酸化膜６を介して形成されたゲート電極７と、こ
のゲート電極７の両側に形成されたＬＤＤ構造のソー
ス、ドレイン領域９を有する。このゲート電極７は、低
抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）および
Ｗ膜７ｂの積層膜から成り、その上部および側部が窒化
シリコン膜８、１１で覆われている。
【００４８】また、Ｙスイッチ回路ＹＳ１１を構成する
ＭＩＳＦＥＴＹＴのソース、ドレイン領域９上には、プ
ラグＹｎ２Ｔが形成されている（図８、図１０）。この
プラグＹｎ２Ｔ上には、ビット線ＢＬ２Ｔが形成されて
いる（図１０、図１２）。Ｙスイッチ回路ＹＳ１２〜Ｙ
Ｓ１４も同様の構造である。Ｙスイッチ回路ＹＳ１２、
１４は、ｐ型ウエル領域Ａｐ２の主表面に形成される。
【００４９】また、Ｙスイッチ回路ＹＳ２１〜ＹＳ２４
も同様の構造である。Ｙスイッチ回路ＹＳ２２、２４
は、ｐ型ウエル領域Ａｐ７の主表面に形成され、Ｙスイ
ッチ回路ＹＳ２１、２３は、ｐ型ウエル領域Ａｐ８の主
表面に形成される。
【００５０】また、図７に示すように、素子分離２で囲
まれたｐ型ウエル領域Ａｐ４およびＡｐ５の主表面に
は、センスアンプ回路ＳＡ１１、ＳＡ１２、ＳＡ２１、
ＳＡ２２を構成するｎチャネル型ＭＩＳＦＥＴＳＴ１、
ＳＴ２（ＳＡＮ１１、ＳＡＮ１２、ＳＡＮ２１、ＳＡＮ
２２）が形成されている。また、図７に示すように、素
子分離２で囲まれたｎ型ウエル領域Ａｎ１およびＡｎ２
には、センスアンプ回路ＳＡ１１、ＳＡ１２、ＳＡ２
１、ＳＡ２２を構成するｐチャネル型ＭＩＳＦＥＴＳＴ
３、ＳＴ４（ＳＡＰ１１、ＳＡＰ１２、ＳＡＰ２１、Ｓ
ＡＰ２２）が形成されている。
【００５１】図１１に示すように、例えば、センスアン
プ回路ＳＡ２１を構成するｎチャネル型ＭＩＳＦＥＴＳ
Ｔ１、ＳＴ２（ＳＡＮ２１）は、ｐ型ウエル領域Ａｐ５
（半導体基板１）上にゲート酸化膜６を介して形成され
たゲート電極７と、このゲート電極７の両側に形成され
たＬＤＤ構造のソース、ドレイン領域９を有する。この
ゲート電極７は、低抵抗多結晶シリコン膜７ａ、ＷＮ膜
（図示せず）およびＷ膜７ｂの積層膜から成り、その上
部および側部が窒化シリコン膜８、１１で覆われてい
る。また、センスアンプ回路ＳＡ２１を構成するｐチャ
ネル型ＭＩＳＦＥＴＳＴ３、ＳＴ４（ＳＡＰ２１）は、
ｐ型ウエル領域Ａｎ２（半導体基板１）上にゲート酸化
膜６を介して形成されたゲート電極７と、このゲート電
極７の両側に形成されたＬＤＤ構造のソース、ドレイン
領域９を有する。このゲート電極７も、低抵抗多結晶シ
リコン膜７ａ、ＷＮ膜（図示せず）およびＷ膜７ｂの積
層膜から成り、その上部および側部が窒化シリコン膜
８、１１で覆われている。
【００５２】また、センスアンプ回路ＳＡ２１を構成す
るｎチャネル型ＭＩＳＦＥＴＳＴ２のソース、ドレイン
領域９上には、プラグＳＮｎ３Ｂ１が形成されている
（図８、図１１）このプラグＳＮｎ３Ｂ１上には、ビッ
ト線ＢＬ３Ｂが形成される（図１１、図１２）。また、
センスアンプ回路ＳＡ２１を構成するｎチャネル型ＭＩ
ＳＦＥＴＳＴ１およびＳＴ２の共通のソース、ドレイン
領域９上には、プラグＳＮｎＭ１ｄ２が形成されている
（図８、図１１）。このＳＮｎＭ１ｄ２上には、第1層
配線Ｍ１ｂが形成される（図１１、図１２）。また、セ
ンスアンプ回路ＳＡ２１を構成するｎチャネル型ＭＩＳ
ＦＥＴＳＴ１のソース、ドレイン領域９上には、プラグ
ＳＮｎ３Ｔ２が形成されている（図８、図１１）。この
プラグＳＮｎ３Ｔ２上には、ビット線ＢＬ３Ｔが形成さ
れる（図１１、図１２）。
【００５３】また、センスアンプ回路ＳＡ２１を構成す
るｐチャネル型ＭＩＳＦＥＴＳＴ３のソース、ドレイン
領域９上には、プラグＳＰｎ３Ｂ１が形成されている
（図８、図１１）。このプラグＳＰｎ３Ｂ１上には、ビ
ット線ＢＬ３Ｂが形成される（図１１、図１２）。ま
た、センスアンプ回路ＳＡ２１を構成するｐチャネル型
ＭＩＳＦＥＴＳＴ３およびＳＴ４の共通のソース、ドレ
イン領域９上には、プラグＳＰｎＭ１ｄ２が形成され、
ＳＰｎＭ１ｄ２上には、第1層配線Ｍ１ｄが形成されて
いる。また、センスアンプ回路ＳＡ２１を構成するｐチ
ャネル型ＭＩＳＦＥＴＳＴ４のソース、ドレイン領域９
上には、プラグＳＰｎ３Ｔ２が形成されている（図８、
図１１）。このプラグＳＰｎ３Ｔ２上には、ビット線Ｂ
Ｌ３Ｔが形成される（図１１、図１２）。
【００５４】センスアンプ回路ＳＡ１１、ＳＡ１２、Ｓ
Ａ２２も同様の構造である。センスアンプ回路ＳＡ１
１、１２を構成するｎチャネル型ＭＩＳＦＥＴＳＴ１、
ＳＴ２（ＳＡＮ１１、ＳＡＮ１２）は、ｐ型ウエル領域
Ａｐ４（半導体基板１）上に形成され、センスアンプ回
路ＳＡ１１、１２を構成するｐチャネル型ＭＩＳＦＥＴ
ＳＴ１、ＳＴ２（ＳＡＰ１１、ＳＡＰ１２）は、ｎ型ウ
エル領域Ａｎ１（半導体基板１）上に形成される。
【００５５】また、ｐ型ウエル領域Ａｐ５とｎ型ウエル
領域Ａｎ１との間に位置するｐ型ウエル領域Ａｐ６に
は、ＭＩＳＦＥＴＤＴ１が形成されている。このＭＩＳ
ＦＥＴＤＴ１も、ｐ型ウエル領域Ａｐ６（半導体基板
１）上にゲート酸化膜６を介して形成されたゲート電極
７と、このゲート電極７の両側に形成されたＬＤＤ構造
のソース、ドレイン領域９を有する。このゲート電極７
は、低抵抗多結晶シリコン膜７ａ、ＷＮ膜（図示せず）
およびＷ膜７ｂの積層膜から成り、その上部および側部
が窒化シリコン膜８、１１で覆われている。
【００５６】図８に示す黒四角部上に、ビット線ＢＬも
しくは第1層配線Ｍ１が配置される(図１２)。
【００５７】図８に黒四角部で示したノードＳＮｎ３Ｔ
１、ＳＮｎ３Ｔ２、ＳＰｎ３Ｔ１、ＳＰｎ３Ｔ２、Ｙｎ
３ＴおよびＰｎ３Ｔ上には、ビット線ＢＬ３Ｔが形成さ
れ、ノードＳＮｎ３Ｂ１、ＳＮｎ３Ｂ２、ＳＰｎ３Ｂ
１、ＳＰｎ３Ｂ２、Ｙｎ３ＢおよびＰｎ３Ｂ上には、ビ
ット線ＢＬ３Ｂが形成される(図１０)。また、ノードＰ
ｎ２Ｔ、Ｙｎ２Ｔ、ＳＮｎ２Ｔ１、ＳＮｎ２Ｔ２、ＳＰ
ｎ２Ｔ１およびＳＰｎ２Ｔ２上には、ビット線ＢＬ２Ｔ
が形成され、ノードＰｎ２Ｂ、Ｙｎ２Ｂ、ＳＮｎ２Ｂ
１、ＳＮｎ２Ｂ２、ＳＰｎ２Ｂ１およびＳＰｎ２Ｂ２上
には、ビット線ＢＬ２Ｂが形成される(図１０)。また、
ノードＳＮｎ１Ｔ２、ＳＮｎ１Ｔ１、ＳＰｎ１Ｔ１、Ｓ
Ｐｎ１Ｔ２、Ｙｎ１ＴおよびＰｎ１Ｔ上には、ビット線
ＢＬ１Ｔが形成され、ノードＳＮｎ１Ｂ１、ＳＮｎ１Ｂ
２、ＳＰｎ１Ｂ１、ＳＰｎ１Ｂ２、Ｙｎ１ＢおよびＰｎ
１Ｂ上には、ビット線ＢＬ１Ｂが形成される(図１０)。
また、ノードＰｎ０Ｔ、Ｙｎ０Ｔ、ＳＮｎ０Ｔ２、ＳＮ
ｎ０Ｔ１、ＳＰｎ０Ｔ２およびＳＰｎ０Ｔ１上には、ビ
ット線ＢＬ０Ｔが形成され、ノードＰｎ０Ｂ、Ｙｎ０
Ｂ、ＳＮｎ０Ｂ１、ＳＮｎ０Ｂ２、ＳＰｎ０Ｂ１および
ＳＰｎ０Ｂ２上には、ビット線ＢＬ０Ｂが形成される
(図１０)。
【００５８】また、ＹｎＭ１ｄ３、ＳＮｎＭ１ｄ１、Ｓ
ＮｎＭ１ｄ２、Ｄｎ１、Ｄｎ２、ＳＰｎＭ１ｄ１、ＳＰ
ｎＭ１ｄ２、ＹｎＭ１ｄ２、ＹｎＭ１ｄ１上には、第１
層配線Ｍ１ｄが形成される(図１０)。また、ＰｎＭ１
ａ、ＹｎＭ１ａ３、ＹｎＭ１ａ２、ＳＮｎＭ１ａ１、Ｓ
ＮｎＭ１ａ２、Ｄｎ３、ＳＰｎＭ１ａ１、ＳＰｎＭ１ａ
２、ＹｎＭ１ａ１上には、第１層配線Ｍ１ａが形成され
る(図１０)。
【００５９】ここで、本実施の形態においては、プリチ
ャージ回路ＰＣ１、ＰＣ２およびＹスイッチ回路ＹＳ
１、ＹＳ２をセンスアンプ形成領域の両端（Ａｐ１〜Ａ
ｐ３、Ａｐ７〜Ａｐ８）に分割して配置した。従って、
例えば、ビット線ＢＬ１Ｔは、紙面右側に配置されるメ
モリセル（請求項記載の第２のメモリセル形成領域）と
接続されているため、ビット線ＢＬ１Ｔをセンスアンプ
形成領域の一端（Ａｐ１〜Ａｐ３）まで延在させる必要
がない。その結果、図１２に示す領域ｂをビット線以外
の配線領域とすることができる。領域ｂ内には、ノード
ＰｎＭ１ｂ、ＹｎＭ１ｂが存在する。このノードＰｎＭ
１ｂ、ＹｎＭ１ｂ上には、第１層配線Ｍ１ｂが形成され
る(図１２)。
【００６０】一方、ビット線ＢＬ２Ｔは、紙面左側に配
置されるメモリセル（請求項記載の第１のメモリセル形
成領域）と接続されているため、ビット線ＢＬ２Ｔをセ
ンスアンプ形成領域の他端（Ａｐ７〜Ａｐ９）まで延在
させる必要がない。その結果、図１０に示す領域ｃをビ
ット線以外の配線領域とすることができる。領域ｃ内に
は、ノードＹｎＭ１ｃ、ＰｎＭ１ｃ１、ＰｎＭ１ｃ２が
存在する。このノードＹｎＭ１ｃ、ＰｎＭ１ｃ１、Ｐｎ
Ｍ１ｃ２上には、第１層配線Ｍ１ｃが形成される(図１
２)。尚、図１２中のビット線ＢＬ０Ｔ〜ＢＬ３Ｔ、Ｂ
Ｌ０Ｂ〜ＢＬ３Ｂおよび第１層配線Ｍ１ａ〜Ｍ１ｄ上の
ハッチングは、これらの線が交互に異なるシフタで覆わ
れたレベルソン型マスクで形成されていることを示す。
【００６１】このように、本実施の形態によれば、オー
プンビットライン方式のセンスアンプを採用し、センス
アンプを構成するｎチャネル型ＭＩＳＦＥＴ（ＳＴ１、
ＳＴ２）の形成領域を複数設け（Ａｐ４、Ａｐ５）、こ
れらをずらして配置したので、ビット線間を狭くするこ
とができる。また、センスアンプを構成するｐチャネル
型ＭＩＳＦＥＴ（ＳＴ３、ＳＴ４）の形成領域を複数設
け（Ａｎ１、Ａｎ２）、これらをずらして配置したの
で、ビット線間を狭くすることができる。
【００６２】また、本実施の形態においては、プリチャ
ージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２をセ
ンスアンプ形成領域の両端に分割して配置し、また、Ｙ
スイッチ回路ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４
もセンスアンプ形成領域の両端に分割して配置したの
で、ビット線対は、センスアンプ両端に存在するプリチ
ャージ回路ＰＣ１およびＹスイッチ回路ＹＳ１もしくは
プリチャージ回路ＰＣ２およびＹスイッチ回路ＹＳ２の
いずれか一方に接続されるため、ビット線対のうちいず
れか一方は、センスアンプ形成領域の途中まで延在すれ
ばよい。その結果、ビット線が接続しないプリチャージ
回路およびＹスイッチ回路形成領域上（例えば図１０に
示す、領域ｂ、ｃ）をビット線以外の配線領域とするこ
とができる。
【００６３】これに対し、図１８に示すように、プリチ
ャージ回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２お
よびＹスイッチ回路ＹＳ１１〜ＹＳ１４、ＹＳ２１〜Ｙ
Ｓ２４をセンスアンプ形成領域一端に配置した場合は、
ビット線対は、センスアンプ形成領域のほぼ全域に渡っ
て延在することとなり、図１８に示す領域ｂ、ｃのよう
なビット線以外の配線領域を確保することができない。
なお、図１８は、本発明者が検討したプリチャージ回路
ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２およびＹスイ
ッチ回路ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４をセ
ンスアンプ形成領域一端に配置した場合の回路配置図で
ある。
【００６４】また、図１８に示すレイアウトでは、図１
２に示す領域ｂ、ｃのようなビット線以外の配線領域を
確保することができないため、プリチャージ回路ＰＣ１
１、ＰＣ１２、ＰＣ２１、ＰＣ２２を構成するＭＩＦＥ
ＴＴＰ１、ＴＰ２およびＴＰ３のうち、ＭＩＦＥＴＴＰ
１、ＴＰ３のゲート電極を、ＭＩＦＥＴＴＰ２のゲート
電極に対して垂直に配置する（櫛型に配置）することが
できない。よって、図１８に示すように、プリチャージ
回路ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２を構成す
るＭＩＦＥＴＴＰ１、ＴＰ２、ＴＰ３のゲート電極を、
平行に形成しており、プリチャージ回路の占有面積が大
きくなっている。
【００６５】さらに、図１８に示すレイアウトでは、図
１２に示す領域ｂ、ｃのようなビット線以外の配線領域
を確保することができないため、プリチャージ回路ＰＣ
１１、ＰＣ１２、ＰＣ２１、ＰＣ２２を構成するＭＩＦ
ＥＴＴＰ１、ＴＰ３のソース、ドレイン領域と第1層配
線Ｍ１とを接続するためのプラグを形成するｐ型ウエル
領域（Ａｐａ〜Ａｐｃ）が設けられており、プリチャー
ジ回路の占有面積が大きくなっている。
【００６６】しかしながら、本実施の形態においては、
前述した通り、ビット線が接続しないプリチャージ回路
およびＹスイッチ回路形成領域上（例えば図１２に示
す、領域ｂ、ｃ）をビット線以外の配線領域とすること
ができ、プリチャージ回路を構成するＭＩＳＦＥＴのレ
イアウトの最適化を図ることができる。従って、センス
アンプ形成領域の占有面積の縮小化を図ることができ
る。
【００６７】また、図４に示したメモリセル形成領域の
ビット線ＢＬを、ラインアンドスペースのレベルソンマ
スクを用いて形成する場合には、ビット線は、交互に異
なる位相で形成される。このメモリセル形成領域のビッ
ト線ＢＬに接続されるセンスアンプ形成領域のビット線
（ＢＬ０Ｔ〜ＢＬ３Ｔ、ＢＬ０Ｂ〜ＢＬ３Ｂ）は、同じ
位相でなければならない。従って、図１２に示すビット
線を平行に形成される第１層配線Ｍ１ａ、Ｍ１ｄの形成
に際しては、隣り合うビット線と異なる位相となるよ
う、また、配線間のピッチを考慮しながら形成しなけれ
ばならないた。従って、かかる配線Ｍ１ａ、Ｍ１ｄをセ
ンスアンプ形成領域内に多数形成することは困難であ
る。
【００６８】そこで、本実施の形態においては、図１０
に示す領域ｂ、ｃのようなビット線の延長上に、ビット
線以外の配線領域を確保することができるため、配線の
位相や配線間のピッチを考慮することなく、容易に配線
を形成することができる。
【００６９】図１３は、図１２に示すビット線（ＢＬ０
Ｔ〜ＢＬ３Ｔ、ＢＬ０Ｂ〜ＢＬ３Ｂ）および第１層配線
Ｍ１ａ〜Ｍ１ｄ上に第２層配線Ｍ２ａ〜Ｍ２ｒを形成し
た場合の回路配置図である。図１１に示すように、第１
層配線（Ｍ１ａ等）と直行する方向に第２層配線Ｍ２ａ
〜Ｍ２ｒが延在している。図中の四角部は、第１層配線
（Ｍ１ａ〜Ｍ１ｄ）と第２層配線Ｍ２ａ〜Ｍ２ｒとの接
続部を示す。
【００７０】第２層配線Ｍ２ａ（ＶＢＬＲ線）は、ｐ型
ウエル領域Ａｐ１上の第１層配線Ｍ１ｂおよびＭ１ａと
接続される。また、第２層配線Ｍ２ｂ（ＬＩＯ線）は、
ｐ型ウエル領域Ａｐ２上の第１層配線Ｍ１ａと接続され
る。第２層配線Ｍ２ｃ１（ＹＳ線）は、ｐ型ウエル領域
Ａｐ２とＡｐ３との間上の第１層配線Ｍ１ｄと接続され
る。第２層配線Ｍ２ｃ２（ＹＳ線）は、ｐ型ウエル領域
Ａｐ２とＡｐ３との間上の第１層配線Ｍ１ａと接続され
る。第２層配線Ｍ２ｄ（ＬＩＯ線）は、ｐ型ウエル領域
Ａｐ３上の第１層配線Ｍ１ｂと接続される。第２層配線
Ｍ２ｅ（ＣＳＮ線）は、ｐ型ウエル領域Ａｐ４上の第１
層配線Ｍ１ａおよびＭ１ｄと接続される。第２層配線Ｍ
２ｆ（ＣＳＮ線）は、ｐ型ウエル領域Ａｐ５上の第１層
配線Ｍ１ａおよびＭ１ｄと接続される。
【００７１】第２層配線Ｍ２ｌ（ＣＳＰ線）は、ｎ型ウ
エル領域Ａｎ２上の第１層配線Ｍ１ａおよびＭ１ｄと接
続される。第２層配線Ｍ２ｏ（ＬＩＯ線）は、ｎ型ウエ
ル領域Ａｎ７上の第１層配線Ｍ１ｄと接続される。第２
層配線Ｍ２ｐ１（ＹＳ線）は、ｎ型ウエル領域Ａｎ７と
Ａｐ８との間上の第１層配線Ｍ１ｄと接続される。第２
層配線Ｍ２ｐ２（ＹＳ線）は、ｎ型ウエル領域Ａｎ７と
Ａｐ８との間上の第１層配線Ｍ１ａと接続される。第２
層配線Ｍ２ｑ（ＬＩＯ線）は、ｎ型ウエル領域Ａｎ８上
の第１層配線Ｍ１ｃと接続される。第２層配線Ｍ２ｒ
（ＶＢＬＲ線）は、ｎ型ウエル領域Ａｎ９上の第１層配
線Ｍ１ｃと接続される。
【００７２】他の第２層配線（Ｍ２ｇ〜Ｍ２ｋ、Ｍ２
ｍ、Ｍ２ｎ）は、例えばＭＩＳＦＥＴＤＴ１、ＤＴ２の
ゲート電極に接続される配線や、ｎ型ウエル領域Ａｎ
１、Ａｎ２の給電用の配線もしくはｐ型ウエルＡｐ１〜
Ａｐ９の給電用の配線等である。
【００７３】図１４は、図１３に示す第２層配線Ｍ２ａ
〜Ｍ２ｒ上に第３層配線Ｍ３ａ〜Ｍ３ｃを形成した場合
の回路配置図である。図１４に示すように、第２層配線
（Ｍ２ａ等）と直行する方向に第３層配線Ｍ３ａ〜Ｍ３
ｃが延在している。図中の四角部は、第２層配線（Ｍ２
ｃ１、Ｍ２ｃ２）と第３層配線Ｍ３ａ〜Ｍ３ｃとの接続
部を示す。第３層配線Ｍ３ａは、第２層配線Ｍ２ｃ１と
接続される。第３層配線Ｍ３ｃは、第２層配線Ｍ２ｃ２
と接続される。第３層配線Ｍ３ｂは、電源配線である。
【００７４】なお、図１５は、図１２に示す回路配置図
上に第２層配線Ｍ２ａ〜Ｍ２ｒおよび第３層配線Ｍ３ａ
〜Ｍ３ｃを形成した場合の回路配置図である。
【００７５】図１６は、図１５のＸ−Ｘ断面を模式的に
示した図である。図１６に示すように、ｐ型ウエル領域
Ａｐ１上には、プリチャージ回路ＰＣ１１を構成するＭ
ＩＳＦＥＴＰＴ３のゲート電極が形成され、また、ＭＩ
ＳＦＥＴＰＴ３のソース、ドレイン領域(図示せず)９と
第１層配線Ｍ１ｂとを接続するためのプラグＰｎＭ１ｂ
が形成されている。また、第１層配線Ｍ１ｂは、プラグ
Ｐ１を介して第２層配線Ｍ２ａと接続されている。
【００７６】また、ｐ型ウエル領域Ａｐ２上には、Ｙス
イッチ回路ＹＳ１２を構成するＭＩＳＦＥＴＹＴのゲー
ト電極が形成されている。
【００７７】また、ｐ型ウエル領域Ａｐ３上には、Ｙス
イッチ回路ＹＳ１１およびＹＳ１３を構成するＭＩＳＦ
ＥＴＹＴのソース、ドレイン領域(図示せず)９と第１層
配線Ｍ１ｂとを接続するためのプラグＹｎＭ１ｂが形成
されている。また、第１層配線Ｍ１ｂは、プラグＰ２を
介して第２層配線Ｍ２ｄと接続されている。
【００７８】また、第２層配線Ｍ２ａ、Ｍ２ｂおよびＭ
２ｄ上には、第３層配線Ｍ３ｂが形成されている。
【００７９】このように、本実施の形態によれば、ビッ
ト線以外の配線領域（図１３の場合Ｍ１ｂ）を確保する
ことができる。
【００８０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００８１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８２】本発明によれば、センスアンプ形成領域の
両端に、第１および第２の列選択回路領域および第１お
よび第２のプリチャージ回路領域をそれぞれ形成したの
で、センスアンプ形成領域の両側に配置された第１およ
び第２のメモリセル形成領域のうち第１のメモリセル形
成領域から延在する第１のビット線は、前記第１のプリ
チャージ回路領域および第１の列選択回路領域上を経て
前記センスアンプ回路領域上まで延在すればよく、前記
第１のビット線の延長上に、ビット線以外の配線領域を
確保することができる。その結果、センスアンプ形成領
域の占有面積を減少させることができる。
【００８３】また、前記センスアンプ回路領域を、第１
のセンスアンプを構成するｎチャネル型ＭＩＳＦＥＴを
形成するための第１領域と、第２のセンスアンプを構成
するｎチャネル型ＭＩＳＦＥＴを形成するための第２領
域と、第２のセンスアンプを構成するｐチャネル型ＭＩ
ＳＦＥＴを形成するための第３領域と、第２のセンスア
ンプを構成するｐチャネル型ＭＩＳＦＥＴを形成するた
めの第４領域とで構成し、前記第２および第４の領域を
前記第１および第３の領域に対して、ビット線と直交す
る方向にずらして配置したので、前記センスアンプに接
続されるビット線の間隔を狭くすることができる。
【００８４】その結果、センスアンプ形成領域の占有面
積を減少させることができ、また、微細化されたメモリ
セルのビット線に対応することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置
の回路配置を示す図である。
【図２】本発明の実施の形態である半導体集積回路装置
のメモリセル形成領域の回路構成を示す図である。
【図３】本発明の実施の形態である半導体集積回路装置
のメモリセル形成領域を示す基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置
のメモリセル形成領域を示す基板の要部平面図である。
【図５】本発明の実施の形態である半導体集積回路装置
のセンスアンプ形成領域の回路構成を示す図である。
【図６】本発明の実施の形態である半導体集積回路装置
のセンスアンプ形成領域の回路配置を示す図である。
【図７】本発明の実施の形態である半導体集積回路装置
のセンスアンプ形成領域の回路配置を示す図である。
【図８】本発明の実施の形態である半導体集積回路装置
のセンスアンプ形成領域の回路配置を示す図である。
【図９】図８のＡ−Ａ断面図である。
【図１０】図８のＢ−Ｂ断面図である。
【図１１】図８のＣ−Ｃ断面図である。
【図１２】本発明の実施の形態である半導体集積回路装
置のセンスアンプ形成領域の回路配置を示す図である。
【図１３】本発明の実施の形態である半導体集積回路装
置のセンスアンプ形成領域の回路配置を示す図である。
【図１４】本発明の実施の形態である半導体集積回路装
置のセンスアンプ形成領域の回路配置を示す図である。
【図１５】本発明の実施の形態である半導体集積回路装
置のセンスアンプ形成領域の回路配置を示す図である。
【図１６】図１５のＸ−Ｘ断面図である。
【図１７】本発明の課題を説明するための図である。
【図１８】本発明の課題を説明するための図である。
【図１９】本発明の他のセンスアンプ形成領域の回路配
置を示す図である。
【符号の説明】
１ 半導体基板 ２ 素子分離 ３ ｐ型ウエル ５ 酸化シリコン膜 ６ ゲート酸化膜 ７ａ 多結晶シリコン膜 ７ｂ Ｗ膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ ＬＤＤ型ソース・ドレイン領域 １１ 窒化シリコン膜 １５ 酸化シリコン膜 １６、１７ コンタクトホール １８、１９ プラグ ２０ 酸化シリコン膜 ２１ コンタクトホール ２２ プラグ ４０ 酸化シリコン膜 ４３ コンタクトホール ４４ プラグ ４５ 窒化シリコン膜 ４６ 酸化シリコン膜 ４７ 溝 ４８ 下部電極 ４９ 容量絶縁膜 ５０ 上部電極 ５１ 酸化シリコン膜 Ａ、Ａｐ１〜Ａｐ９ ｐ型ウエル領域 Ａｎ１、Ａｎ２ ｎ型ウエル領域 ＢＬ、ＢＬ０Ｔ〜ＢＬ３Ｔ、ＢＬ０Ｂ〜ＢＬ３Ｂ ビッ
ト線 Ｍ１ａ〜Ｍ１ｄ 第１層配線 Ｍ２ａ〜Ｍ２ｒ 第２層配線 Ｍ３ａ〜Ｍ３ｃ 第３層配線 Ｐ１、Ｐ２ プラグ ｂ、ｃ 領域 ＭＣ メモリセル Ｃ コンデンサ Ｑｓ 転送用ＭＩＳＦＥＴ ＷＬ ワード線 ＢＬ ビット線 ＰＣ、ＰＣ１１、ＰＣ１２、ＰＣ２１、ＰＣ２２ プリ
チャージ回路 ＹＳ、ＹＳ１１〜ＹＳ１４、ＹＳ２１〜ＹＳ２４ Ｙス
イッチ回路 ＳＡ、ＳＡ１１、ＳＡ１２、ＳＡ２１、ＳＡ２２ セン
スアンプ回路 ＳＡＮ１１、ＳＡＮ１２、ＳＡＮ２１、ＳＡＮ２２ セ
ンスアンプ回路を構成するｎチャネル型ＭＩＳＦＥＴ ＳＡＰ１１、ＳＡＰ１２、ＳＡＰ２１、ＳＡＰ２２ セ
ンスアンプ回路を構成するｐチャネル型ＭＩＳＦＥＴ ＰＴ１〜ＰＴ３ プリチャージ回路を構成するＭＩＳＦ
ＥＴ ＹＴ Ｙスイッチ回路を構成するＭＩＳＦＥＴ ＳＴ１、ＳＴ２ センスアンプ回路を構成するｎチャネ
ル型ＭＩＳＦＥＴ ＳＴ３、ＳＴ４ センスアンプ回路を構成するｐチャネ
ル型ＭＩＳＦＥＴ ＤＴ１ ＭＩＳＦＥＴ ＳＮｎ３Ｔ１、ＳＮｎ３Ｔ２、ＳＰｎ３Ｔ１、ＳＰｎ３
Ｔ２ ノード（プラグ） ＳＮｎ２Ｔ１、ＳＮｎ２Ｔ２、ＳＰｎ２Ｔ１、ＳＰｎ２
Ｔ２ ノード（プラグ） ＳＮｎ１Ｔ１、ＳＮｎ１Ｔ２、ＳＰｎ１Ｔ１、ＳＰｎ１
Ｔ２ ノード（プラグ） ＳＮｎ０Ｔ１、ＳＮｎ０Ｔ２、ＳＰｎ０Ｔ１、ＳＰｎ０
Ｔ２ ノード（プラグ） Ｙｎ０Ｔ〜Ｙｎ３Ｔ、Ｙｎ０Ｂ〜Ｙｎ３Ｂ ノード（プ
ラグ） Ｐｎ０Ｔ〜Ｐｎ３Ｔ、Ｐｎ０Ｂ〜Ｐｎ３Ｂ ノード（プ
ラグ） ＹｎＭ１ａ１〜３、ＹｎＭ１ｂ、ＹｎＭ１ｃ、ＹｎＭ１
ｄ１〜３ ノード（プラグ） ＰｎＭ１ａ、ＰｎＭ１ｂ、ＰｎＭ１ｃ１〜２ ノード
（プラグ） ＳＮｎＭ１ａ１〜２、ＳＮｎＭ１ｄ１〜２ ノード（プ
ラグ） ＳＰｎＭ１ａ１〜２、ＳＰｎＭ１ｄ１〜２ ノード（プ
ラグ） Ｄｎ１〜Ｄｎ３ ノード（プラグ） ＭＳ シェアードＭＩＳＦＥＴ Ａｐａ〜Ａｐｃ ｐ型ウエル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F083 AD10 AD24 AD48 GA09 JA06 JA39 JA40 LA03 LA09 LA13 MA06 MA17 MA19 NA01 NA08 PR07

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 センスアンプ形成領域の両端に第１およ
    び第２のメモリセル形成領域を有する半導体集積回路装
    置であって、 （ａ）前記センスアンプ形成領域は、センスアンプ回路
    領域と、前記センスアンプ回路領域と第１のメモリセル
    形成領域との間に形成された第１の列選択回路領域およ
    び前記センスアンプ回路領域と第２のメモリセル形成領
    域との間に形成された第２の列選択回路領域と、前記セ
    ンスアンプ回路領域と第１のメモリセル形成領域との間
    に形成された第１のプリチャージ回路領域および前記セ
    ンスアンプ回路領域と第２のメモリセル形成領域との間
    に形成された第２のプリチャージ回路領域とを有し、 （ｂ）前記第１および第２のメモリセル形成領域上に
    は、それぞれ前記センスアンプ形成領域まで延在する第
    １および第２のビット線が形成され、 前記第１のメモリセル形成領域から延在する第１のビッ
    ト線は、前記第１のプリチャージ回路領域、前記第１の
    列選択回路領域上を経て前記センスアンプ回路領域上ま
    で延在し、 前記第２のメモリセル形成領域から延在する第２のビッ
    ト線は、前記第２のプリチャージ回路領域、前記第２の
    列選択回路領域、前記センスアンプ回路領域および前記
    第１の列選択回路領域上を経て、前記第１のプリチャー
    ジ回路領域上まで延在していることを特徴とする半導体
    集積回路装置。
  2. 【請求項２】 前記センスアンプ回路領域は、第１のセ
    ンスアンプを構成するｎチャネル型ＭＩＳＦＥＴを形成
    するための第１領域と、第２のセンスアンプを構成する
    ｎチャネル型ＭＩＳＦＥＴを形成するための第２領域
    と、第２のセンスアンプを構成するｐチャネル型ＭＩＳ
    ＦＥＴを形成するための第３領域と、第２のセンスアン
    プを構成するｐチャネル型ＭＩＳＦＥＴを形成するため
    の第４領域と、を有し、前記第１〜第４領域は、それぞ
    れ前記第１および第２のビット線と垂直に配置され、前
    記第２および第４の領域は、前記第１および第３の領域
    に対して、ビット線と直交する方向にずれて配置されて
    いることを特徴とする請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 第１のプリチャージ回路領域および第２
    のプリチャージ回路領域は、それぞれ前記第１の列選択
    回路領域と第１のメモリセル形成領域との間に形成さ
    れ、前記第２の列選択回路領域と第２のメモリセル形成
    領域との間に形成されていることを特徴とする請求項１
    記載の半導体集積回路装置。
  4. 【請求項４】 前記センスアンプ形成領域上には、前記
    第１および第２のビット線と平行な配線が形成されされ
    ていることを特徴とする請求項１記載の半導体集積回路
    装置。
  5. 【請求項５】 前記配線および第１および第２のビット
    線は、ラインアンドスペース状のマスクであって、交互
    に位相が異なるシフタで覆われたレベルソン型マスクで
    形成されていることを特徴とする請求項４記載の半導体
    集積回路装置。
  6. 【請求項６】 前記センスアンプ形成領域上には、前記
    第１および第２のビット線から成る第１のビット線対と
    平行な第２のビット線対を有し、前記第１のビット線対
    と第２のビット線対との間に配線が形成されされている
    ことを特徴とする請求項１記載の半導体集積回路装置。
  7. 【請求項７】 前記配線および第１および第２のビット
    線対は、ラインアンドスペース状のマスクであって、交
    互に位相が異なるシフタで覆われたレベルソン型マスク
    で形成されていることを特徴とする請求項６記載の半導
    体集積回路装置。
  8. 【請求項８】 前記メモリセル形成領域は、転送用ＭＩ
    ＳＦＥＴおよびコンデンサから成るメモリセルが複数形
    成され、前記転送用ＭＩＳＦＥＴのゲート電極から成る
    ワード線と前記第１および第２のビット線とのすべての
    交点にメモリセルが形成されていることを特徴とする請
    求項１記載の半導体集積回路装置。
  9. 【請求項９】 前記第１および第２のメモリセル形成領
    域上には複数のビット線対が形成され、すべてのビット
    線対は前記第１および第２のビット線で構成されている
    ことを特徴とする請求項１記載の半導体集積回路装置。
  10. 【請求項１０】 センスアンプ形成領域の両端に第１お
    よび第２のメモリセル形成領域を有する半導体集積回路
    装置であって、 （ａ）前記センスアンプ形成領域は、センスアンプ回路
    領域と、前記センスアンプ回路領域と第１のメモリセル
    形成領域との間に形成された第１の列選択回路領域およ
    び前記センスアンプ回路領域と第２のメモリセル形成領
    域との間に形成された第２の列選択回路領域と、前記セ
    ンスアンプ回路領域と第１のメモリセル形成領域との間
    に形成された第１のプリチャージ回路領域および前記セ
    ンスアンプ回路領域と第２のメモリセル形成領域との間
    に形成された第２のプリチャージ回路領域とを有し、 （ｂ）前記第１および第２のメモリセル形成領域上に
    は、それぞれ前記センスアンプ形成領域まで延在する第
    １および第２のビット線が形成され、 前記第１のメモリセル形成領域から延在する第１のビッ
    ト線は、前記第１のプリチャージ回路領域、前記第１の
    列選択回路領域上を経て前記センスアンプ回路領域上ま
    で延在し、 前記第２のメモリセル形成領域から延在する第２のビッ
    ト線は、前記第２のプリチャージ回路領域、前記第２の
    列選択回路領域、前記センスアンプ回路領域および前記
    第１の列選択回路領域上を経て、前記第１のプリチャー
    ジ回路領域上まで延在し、 （ｃ）前記第１のビット線の延長上であって、前記第２
    のプリチャージ回路領域および前記第２の列選択回路領
    域上には、ビット線以外の配線が形成されていることを
    特徴とする半導体集積回路装置。
  11. 【請求項１１】 前記ビット線以外の配線は、第１およ
    び第２の列選択回路を構成するＭＩＳＦＥＴの一端が接
    続される入出力線と接続されていることを特徴とする請
    求項１０記載の半導体集積回路装置。
  12. 【請求項１２】 前記ビット線以外の配線は、第１およ
    び第２のプリチャージ回路にプリチャージ電位を供給す
    るための配線と接続されていることを特徴とする請求項
    １０記載の半導体集積回路装置。
  13. 【請求項１３】 前記センスアンプ回路領域は、第１の
    センスアンプを構成するｎチャネル型ＭＩＳＦＥＴを形
    成するための第１領域と、第２のセンスアンプを構成す
    るｎチャネル型ＭＩＳＦＥＴを形成するための第２領域
    と、第２のセンスアンプを構成するｐチャネル型ＭＩＳ
    ＦＥＴを形成するための第３領域と、第２のセンスアン
    プを構成するｐチャネル型ＭＩＳＦＥＴを形成するため
    の第４領域と、を有し、前記第１〜第４領域は、それぞ
    れ前記第１および第２のビット線と垂直に配置され、前
    記第２および第４の領域は、前記第１および第３の領域
    に対して、ビット線と直交する方向にずれて配置されて
    いることを特徴とする請求項１０記載の半導体集積回路
    装置。
  14. 【請求項１４】 第１のプリチャージ回路領域および第
    ２のプリチャージ回路領域は、それぞれ前記第１の列選
    択回路領域と第１のメモリセル形成領域との間に形成さ
    れ、前記第２の列選択回路領域と第２のメモリセル形成
    領域との間に形成されていることを特徴とする請求項１
    ０記載の半導体集積回路装置。
  15. 【請求項１５】 前記センスアンプ形成領域上には、前
    記第１および第２のビット線と平行な配線が形成されさ
    れていることを特徴とする請求項１０記載の半導体集積
    回路装置。
  16. 【請求項１６】 前記配線および第１および第２のビッ
    ト線は、ラインアンドスペース状のマスクであって、交
    互に位相が異なるシフタで覆われたレベルソン型マスク
    で形成されていることを特徴とする請求項１０記載の半
    導体集積回路装置。
  17. 【請求項１７】 センスアンプ形成領域の両端に第１お
    よび第２のメモリセル形成領域を有する半導体集積回路
    装置であって、 （ａ）前記センスアンプ形成領域は、センスアンプ回路
    領域と、前記センスアンプ回路領域と第１のメモリセル
    形成領域との間に形成された第１の列選択回路領域およ
    び前記センスアンプ回路領域と第２のメモリセル形成領
    域との間に形成された第２の列選択回路領域と、前記セ
    ンスアンプ回路領域と第１のメモリセル形成領域との間
    に形成された第１のプリチャージ回路領域および前記セ
    ンスアンプ回路領域と第２のメモリセル形成領域との間
    に形成された第２のプリチャージ回路領域とを有し、 （ｂ）前記第１および第２のメモリセル形成領域上に
    は、それぞれ前記センスアンプ形成領域まで延在する第
    １および第２のビット線が形成され、 前記第１のメモリセル形成領域から延在する第１のビッ
    ト線は、前記第１のプリチャージ回路領域、前記第１の
    列選択回路領域上を経て前記センスアンプ回路領域上ま
    で延在し、 前記第２のメモリセル形成領域から延在する第２のビッ
    ト線は、前記第２のプリチャージ回路領域、前記第２の
    列選択回路領域、前記センスアンプ回路領域および前記
    第１の列選択回路領域上を経て、前記第１のプリチャー
    ジ回路領域上まで延在し、 （ｃ）前記センスアンプ形成領域上には、前記第１のビ
    ット線と平行で、かつ隣り合う他のビット線もしくは配
    線が形成され、 （ｄ）前記第２のプリチャージ回路領域および前記第２
    の列選択回路領域上であって、前記第２のビット線と前
    記他のビット線もしくは配線とで区画される領域を、ビ
    ット線以外の配線領域としたことを特徴とする半導体集
    積回路装置。
  18. 【請求項１８】 前記ビット線以外の配線は、第１およ
    び第２の列選択回路を構成するＭＩＳＦＥＴの一端が接
    続される入出力線と接続されていることを特徴とする請
    求項１７記載の半導体集積回路装置。
  19. 【請求項１９】 前記ビット線以外の配線は、第１およ
    び第２のプリチャージ回路にプリチャージ電位を供給す
    るための配線と接続されていることを特徴とする請求項
    １７記載の半導体集積回路装置。
  20. 【請求項２０】 前記センスアンプ回路領域は、第１の
    センスアンプを構成するｎチャネル型ＭＩＳＦＥＴを形
    成するための第１領域と、第２のセンスアンプを構成す
    るｎチャネル型ＭＩＳＦＥＴを形成するための第２領域
    と、第２のセンスアンプを構成するｐチャネル型ＭＩＳ
    ＦＥＴを形成するための第３領域と、第２のセンスアン
    プを構成するｐチャネル型ＭＩＳＦＥＴを形成するため
    の第４領域と、を有し、前記第１〜第４領域は、それぞ
    れ前記第１および第２のビット線と垂直に配置され、前
    記第２および第４の領域は、前記第１および第３の領域
    に対して、ビット線と直交する方向にずれて配置されて
    いることを特徴とする請求項１７記載の半導体集積回路
    装置。
  21. 【請求項２１】 第１のプリチャージ回路領域および第
    ２のプリチャージ回路領域は、それぞれ前記第１の列選
    択回路領域と第１のメモリセル形成領域との間に形成さ
    れ、前記第２の列選択回路領域と第２のメモリセル形成
    領域との間に形成されていることを特徴とする請求項１
    ７記載の半導体集積回路装置。
  22. 【請求項２２】 前記センスアンプ形成領域上には、前
    記第１および第２のビット線と平行な配線が形成されさ
    れていることを特徴とする請求項１７記載の半導体集積
    回路装置。
  23. 【請求項２３】 前記配線および第１および第２のビッ
    ト線は、ラインアンドスペース状のマスクであって、交
    互に位相が異なるシフタで覆われたレベルソン型マスク
    で形成されていることを特徴とする請求項１７記載の半
    導体集積回路装置。
  24. 【請求項２４】 センスアンプ形成領域の両端に第１お
    よび第２のメモリセル形成領域を有する半導体集積回路
    装置であって、 （ａ）前記センスアンプ形成領域は、センスアンプ回路
    領域と、前記センスアンプ回路領域と第１のメモリセル
    形成領域との間に形成された第１の列選択回路領域およ
    び前記センスアンプ回路領域と第２のメモリセル形成領
    域との間に形成された第２の列選択回路領域と、前記セ
    ンスアンプ回路領域と第１のメモリセル形成領域との間
    に形成された第１のプリチャージ回路領域および前記セ
    ンスアンプ回路領域と第２のメモリセル形成領域との間
    に形成された第２のプリチャージ回路領域とを有し、 （ｂ）前記第１および第２のメモリセル形成領域上に
    は、前記センスアンプ形成領域まで延在する第１および
    第２のビット線が形成され、前記第１のメモリセル形成
    領域から延在する第１のビット線もしくは前記第２のメ
    モリセル形成領域から延在し、前記第１のビット線と対
    をなす第２のビット線のいずれかは、前記センスアンプ
    形成領域内の前記センスアンプ回路領域上までしか延在
    しないことを特徴とする半導体集積回路装置。
  25. 【請求項２５】 前記センスアンプ回路領域は、第１の
    センスアンプを構成するｎチャネル型ＭＩＳＦＥＴを形
    成するための第１領域と、第２のセンスアンプを構成す
    るｎチャネル型ＭＩＳＦＥＴを形成するための第２領域
    と、第２のセンスアンプを構成するｐチャネル型ＭＩＳ
    ＦＥＴを形成するための第３領域と、第２のセンスアン
    プを構成するｐチャネル型ＭＩＳＦＥＴを形成するため
    の第４領域と、を有し、前記第１〜第４領域は、それぞ
    れ前記第１および第２のビット線と垂直に配置され、前
    記第２および第４の領域は、前記第１および第３の領域
    に対して、ビット線と直交する方向にずれて配置されて
    いることを特徴とする請求項２４記載の半導体集積回路
    装置。
  26. 【請求項２６】 第１のプリチャージ回路領域および第
    ２のプリチャージ回路領域は、それぞれ前記第１の列選
    択回路領域と第１のメモリセル形成領域との間に形成さ
    れ、前記第２の列選択回路領域と第２のメモリセル形成
    領域との間に形成されていることを特徴とする請求項２
    ４記載の半導体集積回路装置。
  27. 【請求項２７】 前記センスアンプ形成領域上には、前
    記第１および第２のビット線と平行な配線が形成されさ
    れていることを特徴とする請求項２４記載の半導体集積
    回路装置。
  28. 【請求項２８】 前記配線および第１および第２のビッ
    ト線は、ラインアンドスペース状のマスクであって、交
    互に位相が異なるシフタで覆われたレベルソン型マスク
    で形成されていることを特徴とする請求項２７記載の半
    導体集積回路装置。
  29. 【請求項２９】 前記センスアンプ形成領域上には、前
    記第１および第２のビット線から成る第１のビット線対
    と平行な第２のビット線対を有し、前記第１のビット線
    対と第２のビット線対との間に配線が形成されされてい
    ることを特徴とする請求項２４記載の半導体集積回路装
    置。
  30. 【請求項３０】 前記配線および第１および第２のビッ
    ト線対は、ラインアンドスペース状のマスクであって、
    交互に位相が異なるシフタで覆われたレベルソン型マス
    クで形成されていることを特徴とする請求項２９記載の
    半導体集積回路装置。
  31. 【請求項３１】 前記メモリセル形成領域は、転送用Ｍ
    ＩＳＦＥＴおよびコンデンサから成るメモリセルが複数
    形成され、前記転送用ＭＩＳＦＥＴのゲート電極から成
    るワード線と前記第１および第２のビット線とのすべて
    の交点にメモリセルが形成されていることを特徴とする
    請求項２４記載の半導体集積回路装置。
  32. 【請求項３２】 前記第１および第２のメモリセル形成
    領域上には複数のビット線対が形成され、すべてのビッ
    ト線対は前記第１および第２のビット線で構成されてい
    ることを特徴とする請求項２４記載の半導体集積回路装
    置。
  33. 【請求項３３】 センスアンプ形成領域の両端に第１お
    よび第２のメモリセル形成領域を有する半導体集積回路
    装置であって、 （ａ）前記センスアンプ形成領域は、センスアンプ回路
    領域と、前記センスアンプ回路領域と第１のメモリセル
    形成領域との間に形成された第１の列選択回路領域およ
    び前記センスアンプ回路領域と第２のメモリセル形成領
    域との間に形成された第２の列選択回路領域と、前記セ
    ンスアンプ回路領域と第１のメモリセル形成領域との間
    に形成された第１のプリチャージ回路領域および前記セ
    ンスアンプ回路領域と第２のメモリセル形成領域との間
    に形成された第２のプリチャージ回路領域とを有し、 （ｂ）前記第１および第２のメモリセル形成領域上に
    は、前記センスアンプ形成領域まで延在する第１および
    第２のビット線が形成され、前記第１のメモリセル形成
    領域から延在する第１のビット線と前記第２のメモリセ
    ル形成領域から延在し、前記第１のビット線と対をなす
    第２のビット線との前記センスアンプ形成領域上におけ
    る長さが異なることを特徴とする半導体集積回路装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7903489B2 (en) 2006-07-10 2011-03-08 Elpida Memory, Inc. Semiconductor device having a sense amplifier
JP2012198975A (ja) * 2011-03-18 2012-10-18 Soytec ローカル列デコーダに関連付けられた互い違いに配置されたセンスアンプを有する半導体メモリ
US8614908B2 (en) 2010-08-20 2013-12-24 Samsung Electronics Co., Ltd. Bit line sense amplifier layout array, layout method, and apparatus having the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111437A (ja) * 2002-09-13 2004-04-08 Toshiba Corp 磁気記憶装置
US7041540B1 (en) * 2005-02-01 2006-05-09 Chunghwa Picture Tubes, Ltd. Thin film transistor and method for fabricating the same
KR100666181B1 (ko) * 2005-12-27 2007-01-09 삼성전자주식회사 센스앰프 및 워드라인 드라이버 영역을 위한 면적을최소화하는 레이아웃을 가지는 반도체 메모리 장치
US20080031029A1 (en) * 2006-08-05 2008-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device with split bit-line structure
KR100889576B1 (ko) * 2007-06-26 2009-03-23 엠시스랩 주식회사 메모리 어레이들의 이온주입구역이 일체형으로 구현되는반도체 메모리 장치
KR101119716B1 (ko) * 2009-10-13 2012-03-21 주식회사 하이닉스반도체 반도체 소자
JP2011090748A (ja) * 2009-10-23 2011-05-06 Elpida Memory Inc センスアンプ回路および半導体装置
US11170841B2 (en) * 2020-02-26 2021-11-09 Micron Technology, Inc. Apparatus with extended digit lines and methods for operating the same
US20220406792A1 (en) * 2021-06-22 2022-12-22 Micron Technology, Inc. Semiconductor device and method for forming the wiring structures avoiding short circuit thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166690A (ja) * 1988-12-20 1990-06-27 Mitsubishi Electric Corp 半導体記憶装置
JPH05182457A (ja) * 1991-12-26 1993-07-23 Toshiba Corp ダイナミック型半導体記憶装置
JPH07254650A (ja) * 1994-03-15 1995-10-03 Toshiba Corp ダイナミック型半導体記憶装置
JPH08314112A (ja) * 1995-05-17 1996-11-29 Toshiba Corp 露光用マスクと露光方法
JP2001344964A (ja) * 2000-05-30 2001-12-14 Hitachi Ltd ダイナミック型ｒａｍ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6295241B1 (en) * 1987-03-30 2001-09-25 Kabushiki Kaisha Toshiba Dynamic random access memory device
JP2775552B2 (ja) * 1991-12-26 1998-07-16 三菱電機株式会社 半導体記憶装置
US5265050A (en) * 1992-08-18 1993-11-23 Micron Technology, Inc. Integrated circuit memory with isolation of column line portions through P-sense amplification period
AT403967B (de) * 1992-11-18 1998-07-27 Oesterr Nationalbank Dokument und folienaufbau zur herstellung eines dokumentes
KR0133973B1 (ko) * 1993-02-25 1998-04-20 기다오까 다까시 반도체 기억장치
KR100305031B1 (ko) * 1998-05-30 2001-11-22 윤종용 다이나믹 랜덤 액세스 메모리의 감지 증폭 블록의 레이 아웃
US6046924A (en) * 1998-06-19 2000-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a sense amplifier region formed in a triple-well structure
JP2001185700A (ja) * 1999-12-27 2001-07-06 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166690A (ja) * 1988-12-20 1990-06-27 Mitsubishi Electric Corp 半導体記憶装置
JPH05182457A (ja) * 1991-12-26 1993-07-23 Toshiba Corp ダイナミック型半導体記憶装置
JPH07254650A (ja) * 1994-03-15 1995-10-03 Toshiba Corp ダイナミック型半導体記憶装置
JPH08314112A (ja) * 1995-05-17 1996-11-29 Toshiba Corp 露光用マスクと露光方法
JP2001344964A (ja) * 2000-05-30 2001-12-14 Hitachi Ltd ダイナミック型ｒａｍ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7903489B2 (en) 2006-07-10 2011-03-08 Elpida Memory, Inc. Semiconductor device having a sense amplifier
US8614908B2 (en) 2010-08-20 2013-12-24 Samsung Electronics Co., Ltd. Bit line sense amplifier layout array, layout method, and apparatus having the same
JP2012198975A (ja) * 2011-03-18 2012-10-18 Soytec ローカル列デコーダに関連付けられた互い違いに配置されたセンスアンプを有する半導体メモリ
KR101334284B1 (ko) * 2011-03-18 2013-11-29 소이텍 로컬 컬럼 디코더와 연관된 스태거링된 센스 증폭기들을 가진 반도체 메모리
US9159400B2 (en) 2011-03-18 2015-10-13 Soitec Semiconductor memory having staggered sense amplifiers associated with a local column decoder

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