KR100666181B1 - 센스앰프 및 워드라인 드라이버 영역을 위한 면적을최소화하는 레이아웃을 가지는 반도체 메모리 장치 - Google Patents

센스앰프 및 워드라인 드라이버 영역을 위한 면적을최소화하는 레이아웃을 가지는 반도체 메모리 장치 Download PDF

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조영옥
이영택
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삼성전자주식회사
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Abstract

센스앰프 및 워드라인 드라이버 영역을 위한 면적을 최소화하는 레이아웃을 가지는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치에서는, 디코딩 드라이버가 센스앰프 영역에 배치된다. 그리고, 디코딩 드라이버에서 서브 워드라인 드라이버 쪽으로 전송되는 신호들을 위한 배선이 인접하는 서브 어레이 상에 배치된다. 이에 따라, 워드라인 영역의 면적이 현저히 감소될 수 있다. 또한, 디코딩 드라이버에 제공되는 프리 디코딩 신호들을 전송하기 위한 배선도 인접하는 서브 어레이 상에 배치된다. 이에 따라, 센스앰프 영역의 면적도 현저히 감소될 수 있다. 결과적으로 본 발명의 반도체 메모리 장치에 의하면, 레이아웃 면적이 현저히 감소된다.
레이아웃, 반도체, 메모리, 수직형 트랜지스터, 필라, 세늣앰프, 서브 어레이, 워드라인 드라이버

Description

센스앰프 및 워드라인 드라이버 영역을 위한 면적을 최소화하는 레이아웃을 가지는 반도체 메모리 장치{Semiconductor Memory Device having Layout minimizing Area for Sense Amplifier and Wordline Driver Region}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 서브 어레이 구조를 가지는 반도체 메모리 장치의 레이아웃이다.
도 2는 종래의 반도체 메모리 장치에서의 회로들의 배치를 나타내는 레이아웃 도면이다.
도 3은 도 2의 반도체 메모리 장치에서, 센스앰프 및 워드라인 드라이버 영역이수직형 MOS 트랜지스터들로 구현되는 경우를 설명하기 위한 도면이다.
도 4a 및 도 4b는 각각 본 발명의 반도체 메모리 장치에 적용될 수 있는 수직형 MOS 트랜지스터의 예로서, 필라 구조의 수직형 MOS 트랜지스터를 설명하기 위한 단면도 및 사시도이다.
도 5는 본 발명의 일실시예 따른 반도체 메모리 장치의 레이아웃을 나타내는 도면이다.
도 6은 도 5의 A부분을 보다 자세히 나타내는 도면이다.
도 7은 도 5의 비트라인 센스앰프 및 이와 관련되는 소자들의 예를 나타내는 도면으로서, 비트라인 센스앰프에 제공되는 신호들을 살펴보기 위한 도면이다.
도 8은 도 5의 서브 워드라인 드라이버의 예를 나타내는 도면으로서, 서브 워드라인 드라이버에 제공되는 신호들을 살펴보기 위한 도면이다.
도 9a 및 도 9b는 도 5의 지연 디코딩 드라이버 및 반전 디코딩 드라이버의 예를 나타내는 도면이다.
도 10은 도 5의 지연 디코딩 드라이버 및 반전 디코딩 드라이버를 일체로 구현하는 예를 나타내는 도면이다.
도 11a 및 도 11b는 도 5의 풀업 전압 드라이버 및 풀다운 전압 드라이버의 예를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
S_ARR: 서브 어레이 BK_SA: 센스앰프 영역
BK_SWD: 워드라인 드라이버 영역 JNC: 졍션 영역
BLSA: 비트라인 센스앰프 SWD: 서브 워드라인 드라이버
PXD: 디코딩 드라이버 PX<j>: 프리 디코딩 신호
PX<j>D: 지연 디코딩 신호 PX<j>B: 반전 디코딩 신호
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 서브 어레이 및 상기 서브 어레이에 접하는 비트라인 센스앰프 영역과 워드라인 드라이버 영역의 레이아웃을 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에는, 데이터를 저장할 수 있는 기억소자인 메모리셀들이 로우(row)과 칼럼(column)의 매트릭스 구조로 배열되는 메모리 어레이가 포함된다. 이때, 로우의 방향으로는 워드라인(WL)들이 배선되고, 칼럼 방향으로는 비트라인(BL)들이 배선된다. 워드라인(WL)들과 비트라인(BL)들의 교차점상에 메모리셀(MC)들이 배열된다.
메모리 어레이는, 도 1에 도시되는 바와 같이, 다수개의 서브 어레이(S_ARR)들로 나누어진다. 비트라인(BL) 방향으로 인접하는 2개의 서브 어레이들(S_ARR) 사이에는, 센스앰프 영역(BK_SA)들이 설정된다. 그리고, 워드라인(WL) 방향으로 인접하는 2개의 서브 어레이들(S_ARR) 사이에는, 워드라인 드라이버 영역(BK_SWD)들이 설정된다. 또한, 상기 센스앰프 영역(BK_SA)들 및 워드라인 드라이버 영역(BK_SWD)들의 교차 부분에는, 졍션(junction) 영역(JNC)들이 설정된다.
한편, 반도체 메모리 장치에 있어서, 고집적화는 매우 중요한 기술과제들 중의 하나이다. 반도체 메모리 장치를 더욱 고집적화하기 위해서는, 메모리 어레이의 면적의 감소와 함께, 상기 센스앰프 영역(BK_SA)들 및 워드라인 드라이버 영역 (BK_SWD)들의 면적을 감소시키는 것과 더불어 효율적으로 배치하는 기술이 중요한 문제로 부각된다.
최근에는, 필라(pillar) 구조와 같은 수직형 MOS 트랜지스터(vertical transistor)들이 개발되었다. 이와 같은 수직형 MOS 트랜지스터들의 개발로 인하여, 트랜지스터를 위하여 소요되는 면적은 급격히 감소될 수 있게 되었다. 그러므로, 메모리셀의 면적 및 메모리 어레이의 면적도 획기적으로 감소될 수 있게 되었다. 이에 따라, 상기 센스앰프 영역(BK_SA)들 및 워드라인 드라이버 영역(BK_SWD)들의 면적을 감소시키는 것이 중요한 문제로 부가된다.
도 2는 종래의 반도체 메모리 장치에서의 회로들의 배치를 나타내는 레이아웃 도면이다. 도 2에서는 이해의 명확화를 위하여, 실제와 다르게 센스앰프 영역, 워드라인 드라이버 영역 및 졍션 영역이 상대적으로 과장되어 도시된다. 도 2를 참조하면, 상기 센스앰프 영역(BK_SA)에는, 비트라인(BL)의 데이터를 감지하여 증폭하는 비트라인 센스앰프들(BLSA)이 배치된다. 상기 워드라인 드라이버 영역(BK_SWD)에는, 워드라인들(WL)을 구동하기 위한 서브 워드라인 드라이버들(SWD)이 배치된다.
그리고, 졍션 영역(JNC)에는, 'PX 드라이버'라고도 불리는 디코딩 드라이버들(PXD<i>, i=0~3)이 배치된다. 그리고, 상기 디코딩 드라이버들(PXD<i>)로 프리 디코딩 신호들(PX<i>, i=0~3)을 전송하는 배선들은 모두 센스앰프 영역(BK_SA)을 경유하여 배치된다. 또한, 상기 디코딩 드라이버들(PXD<i>)로부터 제공되는 지연 디코딩 신호(PX<j>D) 및 반전 디코딩 신호(PX<j>B)를 전송하는 배선은 워드라인 드 라이버 영역(BK_SWD)을 경유하여 배치된다.
또한, 도 2의 졍션 영역(JNC)에는, 제1 및 제2 등기화 드라이버(EQL_DR, EQR_DR), 풀업 전압 드라이버(LAD) 및 풀다운 전압 드라이버(LABD) 등도 배치된다. 여기서, 상기 제1 및 제2 등기화 드라이버(EQL_DR, EQR_DR)는 상기 비트라인 센스앰프(BLSA)에 연결되는 좌측 및 우측의 비트라인(BL)들을 등기화하는 제1 및 제2 등기화 신호(EQL, EQR)를 발생한다. 풀업 전압 드라이버(LAD) 및 풀다운 전압 드라이버(LABD)는 상기 비트라인 센스앰프(BLSA)의 풀업센싱 및 풀다운센싱을 구동하는 풀업구동신호(LA) 및 풀다운구동신호(LAB)를 발생한다.
그리고, 상기 제1 및 제2 등기화 신호(EQL, EQR), 상기 풀업구동신호(LA) 및 풀다운구동신호(LAB) 등을 전송하기 위한 배선들은 모두 센스앰프 영역(BK_SA)을 경유하여 배치된다. 그 밖에도, 비트라인 센스앰프(BLSA)를 구동하기 위한 제1 및 제2 연결제어신호(ISOR, ISOL), 칼럼선택신호(CSL)을 전송하기 위한 배선들도 센스앰프 영역(BK_SA)을 경유하여 배치된다.
또한, 전원전압(VCC), 접지전압(VSS) 및 승압전압(VPP) 등을 파워(power)를 전송하는 배선들도, 센스앰프 영역(BK_SA) 및 워드라인 드라이버 영역(BK_SWD)을 경유하여 배치된다.
이때, 상기 비트라인 센스앰프(BLSA) 및 상기 서브 워드라인 드라이버(SWD)를 구성하는 트랜지스터들은 수직형 MOS 트랜지스터 등을 이용하여 구현하는 경우, 이들 트랜지스터들을 위한 소요면적은 현저히 감소될 수 있다. 그러므로, 실제로 상기 비트라인 센스앰프(BLSA) 및 상기 서브 워드라인 드라이버(SWD)의 구현에 소 요되는 면적은 바와 같이, 현저히 감소하게 된다(도 3의 빗금친 부분 처럼).
그런데, 종래의 반도체 메모리 장치에서는, 신호 및/또는 전압을 전송하기 위한 배선들이 센스앰프 영역(BK_SA) 및 워드라인 드라이버 영역(BK_SWD)을 경유하여 배치됨으로 인하여, 상기 센스앰프 영역(BK_SA) 및 상기 워드라인 드라이버 영역(BK_SWD)의 폭(도 2 및 도 3의 w1, w2 참조)의 감소는 현저히 제한된다.
특히, 디코딩 드라이버(PXD<i>, i=0~3)가 졍션 영역(JNC)에 배치됨으로 인하여, 많은 수의 상기 프리 디코딩 신호들(PX<i>, i=0~3)을 전송하는 배선 및 지연 디코딩 신호(PXD, i=0~3) 및 반전 디코딩 신호(PX<i>B, i=0~3)를 전송하는 배선들이 센스앰프 영역(BK_SA) 및 워드라인 드라이버 영역(BK_SWD)을 경유하게 된다. 이로 인하여, 상기 센스앰프 영역(BK_SA) 및 상기 워드라인 드라이버 영역(BK_SWD)의 폭을 감소하는 것이 매우 어렵게 된다.
본 발명의 목적은 센스앰프 영역 및 워드라인 드라이버 영역의 폭이 감소되어, 궁극적으로는 전체적인 레이아웃 면적을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 각각이 다수개의 메모리셀들 을 포함하는 복수개의 서브 어레이들; 상기 메모리셀들의 비트라인 방향으로 이웃하는 2개의 서브 어레이들 사이에 위치하는 다수개의 센스앰프 영역들로서, 대응하는 상기 서브 어레이의 비트라인쌍의 데이터를 감지하여 증폭하는 비트라인 센스앰프가 배치되는 상기 다수개의 센스앰프 영역들; 및 상기 메모리셀들의 워드라인 방향으로 이웃하는 2개의 서브 어레이들 사이에 위치하는 다수개의 워드라인 드라이버 영역들로서, 소정의 워드라인 인에이블 신호와 및 쌍을 이루는 지연 디코딩 신호 및 반전 디코딩 신호에 특정되는 상기 워드라인을 드라이빙하도록 구동되는 서브 워드라인 드라이버가 배치되는 상기 다수개의 워드라인 드라이버 영역들로서, 상기 워드라인 인에이블 신호는 다수개의 워드라인들로 이루어지는 워드라인 그룹을 특정하며, 상기 디코딩 신호쌍은 특정되는 상기 워드라인 그룹에서 1개의 워드라인을 특정하는 상기 다수개의 워드라인 드라이버 영역들을 구비한다. 그리고, 각자의 프리 디코딩 신호에 따라 상기 지연 디코딩 신호 및 상기 반전 디코딩 신호를 생성하는 디코딩 드라이버들이 상기 센스앰프 영역들에 배치된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 발명의 반도체 메모리 장치를 기술하기에 앞서, 본 발명의 각 구성요소들을 구현하는 데 적합한 MOS 트랜지스터를 살펴본다.
도 4a 및 도 4b는 각각 본 발명의 반도체 메모리 장치에 적용될 수 있는 수직형 MOS 트랜지스터의 예로서, 필라(pillar) 구조의 수직형 MOS 트랜지스터를 설명하기 위한 단면도 및 사시도이다. 도 4a 및 도 4b를 참조하면, 게이트 구조물(11)이 반도체 기판(10)으로부터 수직방향으로 연장된다. 이와 같이, 수직방향으로 연장된 게이트 구조물(11)을 가지는 MOS 트랜지스터는, 본 명세서에서, '수직형 MOS 트랜지스터'로 불린다.
상기 수직형 MOS 트랜지스터는 상기 게이트 구조물(11)을 감싸도록 상기 게이트 구조물(11)의 외측면에 접하는 채널 패턴(12)과, 상기 채널 패턴(12)의 하부로부터 제1 수평 방향으로 연장된 제1 도전 패턴(13)과 상기 채널 패턴(12)의 상부로부터 제2 수평 방향으로 연장된 제2 도전 패턴(14)을 포함한다.
상기 제1 도전 패턴(13)과 제2 도전 패턴(14)은 소스 또는 드레인으로써 기능하고, 상기 채널 패턴(12)을 감싸도록 형성된다.
상기 게이트 구조물(11)은 원형 단면을 갖는 필라(pillar) 형상을 갖고 도전성 물질로 이루어지는 게이트 전극(15)과 상기 게이트 전극(15)의 외측면상에 형성된 게이트 절연막(16)을 포함한다, 상기 채널 패턴(12)은 상기 게이트 절연막(16)의 외경과 대응하는 내경을 갖는 상부가 개방된 실린더 형상을 갖고, 상기 게이트 절연막(16)의 외측면상에 형성되어 있다. 또한, 채널 패턴(12)은 게이트 절연막(16)의 외측면과 접하는 내측면을 갖고, 상기 제1 도전 패턴(13) 및 제2 도전 패턴 (14)과 접하는 외측면을 갖는다.
구체적으로, 상기 게이트 전극(15)은 제1 직경을 갖는 하부의 제1 필라(15a)과 상기 제1 직경보다 큰 제2 직경을 갖는 상부의 제2 필라(15b)을 포함한다. 상기 채널 패턴(12)의 외경은 상기 제2 직경과 동일하며, 상기 제1 필라(15a)을 감싸도록 형성된다. 그리고, 상기 게이트 절연막(16)은 상기 제1 필라(15a)과 채널 패턴(12) 사이에 형성된다.
상기 MOS 트랜지스터의 채널 영역은 상기 제1 도전 패턴(13)과 제2 도전 패턴(14) 사이에 위치되는 채널 패턴(12)의 일부에 형성되며, 원형 튜브 형상 또는 환형 필라 형상을 갖는다. 따라서, 상기 MOS 트랜지스터(1)의 채널 길이는 제1 도전 패턴(13)과 제2 도전 패턴(14) 사이의 거리에 따라 결정될 수 있다. 한편, 상기 MOS 트랜지스터(1)의 채널폭은 상기 게이트 전극(15)의 제1 직경에 따라 결정될 수 있다.
따라서, 상기 채널 길이 및 폭이 적절하게 조절될 수 있으므로, 단채널 효과에 기인하는 펀치쓰루(punch through), 채널캐리어 이동도(carrier mobility) 등도 개선될 수 있으며, 협채널 효과에 기인하는 문턱전압도 감소될 수 있다.
이와 같이, 단채널 효과 및 협채널 효과가 효율적으로 억제될 수 있으므로, MOS 트랜지스터의 동작 성능은 개선될 수 있다. 또한, 상기 제1 도전 패턴(13) 및 제2 도전 패턴(14)의 연장방향들 사이의 각도가 다양하게 조절될 수 있으므로, 상기 MOS 트랜지스터를 포함하는 반도체 메모리 장치의 레이아웃은 현저히 개선될 수 있다.
참고로, 도 4a에서, 참조부호 17a, 17b, 17c는 상기 제1 도전 패턴(13), 제2 도전 패턴(14) 및 게이트 전극(15)과 각각 연결되는 금속배선들을 나타낸다. 그리고, 참조부호 18, 19, 20은 각각 산화막, 캡핑막, 층간절연막을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 5는 본 발명의 일실시예 따른 반도체 메모리 장치의 레이아웃을 나타내는 도면이다. 그리고, 도 6은 도 5의 A부분을 보다 자세히 나타내는 도면이다. 도 5 및 도 6에서는, 이해의 명확화를 위하여, 각 구성요소들의 길이는 실제와 다르게 과장되어 도시된다. 도 5 및 도 6에서는 이해의 명확화를 위하여, 실제와 다르게 센스앰프 영역, 워드라인 드라이버 영역 및 졍션 영역이 상대적으로 과장되어 도시된다.
도 5 및 도 6을 참조하면, 본 발명의 반도체 메모리 장치는 복수개의 서브 어레이(S_ARR)들, 다수개의 센스앰프 영역(BK_SA)들, 다수개의 워드라인 드라이버 영역들(BK_SWD)을 포함한다.
상기 복수개의 서브 어레이(S_ARR)들 각각은 다수개의 워드라인(WL)들, 비트라인(BL 및 /BL)들 및 다수개의 메모리셀(MC)들을 포함한다. 인접하는 2개의 비트라인들(BL, /BL)은 하나의 비트라인쌍을 형성한다. 그리고, 상기 다수개의 메모리셀(MC)들은 상기 워드라인(WL)과 비트라인쌍(BL, /BL)들의 교차점 상에 배치된다.
상기 센스앰프 영역(BK_SA)들은 비트라인(BL) 방향으로 이웃하는 2개의 서브 어레이들 사이에 위치한다. 상기 센스앰프 영역(BK_SA)들에는, 비트라인 센스앰프 (BLSA)들이 배치된다. 상기 비트라인 센스앰프(BLSA)들은 대응하는 상기 서브 어레이(S_ARR)의 상기 비트라인쌍(BL, /BL)의 데이터를 감지하여 증폭한다. 즉, 선택되는 메모리셀(MC)의 데이터를 감지하여 증폭한다.
도 7은 도 5의 비트라인 센스앰프(BLSA) 및 이와 관련되는 소자들의 예를 나타내는 도면으로서, 비트라인 센스앰프(BLSA)에 제공되는 신호들을 살펴보기 위한 도면이다.
도 7에 도시되는 비트라인 센스앰프(BLSA)는 좌측 및 우측의 서브 어레이(S_ARR)의 비트라인쌍(BL, /BL)의 데이터를 감지하여 증폭한다. 도 7에서는, 설명의 편의를 위하여, 좌측의 서브 어레이(S_ARR)의 비트라인쌍에 대해서는, 참조부호 BLl, /BLl이 사용된다. 그리고, 우측의 서브 어레이(S_ARR)의 비트라인쌍에 대해서는, 참조부호 BLr, /BLr이 사용된다.
제1 등기화부(201a)는 제1 등기화 신호(EQL)에 응답하여 좌측의 서브 어레이(S_ARR)의 비트라인쌍(BLㅣ, /BLㅣ)을 프리차아지 전압(VBL)으로 등기화한다. 제2 등기화부(201b)는 제2 등기화 신호(EQR)에 응답하여 우측의 서브 어레이(S_ARR)의 비트라인쌍(BLr, /BLr)을 프리차아지 전압(VBL)으로 등기화한다.
제1 연결부(203a)는 제1 연결제어신호(ISOL)에 응답하여 좌측의 서브 어레이(S_ARR)의 비트라인쌍(BLㅣ, /BLㅣ)을 공통 비트라인쌍(BLc, BLcB)에 연결한다. 제2 연결부(203b)는 제2 연결제어신호(ISOR)에 응답하여 우측의 서브 어레이(S_ARR)의 비트라인쌍(BLr, /BLr)을 공통 비트라인쌍(BLc, BLcB)에 연결한다.
풀업 구동부(205)는 비트라인 센스앰프(BLSA)의 센싱동작시에 상기 공통 비 트라인쌍(BLc, BLcB)에 풀업전압을 제공한다. 이때, 풀업 구동부(205)의 풀업전압은 풀업구동신호(LA)를 통하여 제공된다.
풀다운 구동부(207)는 비트라인 센스앰프(BLSA)의 센싱동작시에 상기 공통 비트라인쌍(BLc, BLcB)에 풀다운 전압을 제공한다. 이때, 풀다운 구동부(207)의 풀다운 전압은 풀다운구동신호(LAB)를 통하여 제공된다.
스위칭부(309)는 칼럼선택신호(CSL)에 응답하여, 공통 비트라인쌍(BLc, BLcB)을 로컬 데이터 라인쌍(LIO, LIOB)에 연결한다.
도 7에 도시되는 바와 같이, 상기 비트라인 센스앰프(BLSA)에는 비교적 많은 수의 신호 및 전압들이 제공됨을 알 수 있다.
이때, 상기 비트라인 센스앰프(BLSA) 및 이와 관련되는 소자들은 수직형 MOS 트랜지스터들을 포함하여 구현되는 것이 바람직하다. 이 경우, 상기 비트라인 센스앰프(BLSA) 및 이와 관련되는 소자들에 대한 레이아웃 면적은 현저히 감소될 수 있다. 또한, 상기 비트라인 센스앰프(BLSA) 및 이와 관련되는 소자들이 필라 구조의 수직형 MOS 트랜지스터들을 포함하여 구현되는 경우에는, 각 신호들을 전송하는 배선들과의 연결이 용이하게 될 수 있다.
다시 도 5 및 도 6을 참조하면, 상기 워드라인 드라이버 영역(BK_SWD)들은 워드라인(WL) 방향으로 이웃하는 2개의 서브 어레이(S_ARR)들 사이에 위치한다. 상기 워드라인 드라이버 영역(BK_SWD)에는 서브 워드라인 드라이버(SWD)가 배치된다.
도 8은 도 5의 서브 워드라인 드라이버(SWD)의 예를 나타내는 도면으로서, 서브 워드라인 드라이버(SWD)에 제공되는 신호들을 살펴보기 위한 도면이다. 도 8 에서, 참조부호 SWD의 첨자는 k번째 워드라인 그룹에서 j번째 워드라인을 구동하는 서브 워드라인 드라이버임을 나타낸다.
설명을 위하여, 서브 어레이(S_ARR)가 1024개의 워드라인(WL)들을 포함하고 있는 것으로 가정하자. 그러면, 해당하는 서브 어레이(S_ARR)을 기준으로 하여 아래쪽과 위쪽에 배치되는 워드라인 드라이버 영역(BK_SWD)으로는, 512개씩의 워드라인(WL)들이 연결된다. 이때, 하나의 워드라인 그룹이 8개의 워드라인(WL)으로 구성된다면, 하나의 서브 어레이(S_ARR)에는, 64개의 워드라인 그룹이 존재한다. 이때, k는 1부터 64까지의 자연수이다. 그리고, j는 1부터 8까지의 자연수이다. 도 5에서는 도면의 간략화를 위하여, 이때, 하나의 워드라인 그룹이 4개의 워드라인(WL)인 경우가 도시된다.
도 8을 참조하면, 상기 서브 워드라인 드라이버(SWD<k,j>)는 워드라인 인에이블 신호(NWE<k>)와 지연 디코딩 신호(PX<j>D) 및 반전 디코딩 신호(PX<j>B)에 의하여 특정되는 워드라인(WL<k,j>)을 드라이빙하도록 구동된다.
이때, 상기 워드라인 인에이블 신호(NWE<k>)는 j개의 워드라인들로 이루어지는 워드라인 그룹을 특정한다. 그리고, 상기 지연 디코딩 신호(PX<j>D) 및 반전 디코딩 신호(PX<j>B)는 상기 워드라인 그룹에서 1개의 워드라인을 특정한다.
이때, 상기 서브 워드라인 드라이버(SWD)는 수직형 MOS 트랜지스터들을 포함하여 구현되는 것이 바람직하다.
다시 도 5 및 도 6을 참조하면, 본 발명의 반도체 메모리 장치에서는, 상기 워드라인 드라이버 영역(BK_SWD)에는, 지연 디코딩 드라이버(PXDd<j>) 및 반전 디 코딩 드라이버(PXDb<j>)가 또한 배치된다.
도 9a 및 도 9b는 각각 도 5의 지연 디코딩 드라이버(PXDd<j>) 및 반전 디코딩 드라이버(PXDb<j>)의 예를 나타내는 도면이다. 도 9a 및 도 9b를 참조하면, 상기 지연 디코딩 드라이버(PXDd<j>)는 프리 디코딩 신호(PX<i>)를 지연하여 지연 디코딩 신호(PX<j>D)를 발생한다. 그리고, 상기 반전 디코딩 드라이버(PXDb)는 프리 디코딩 신호(PX<j>)를 반전하여 반전 디코딩 신호(PX<j>B)를 발생한다. 본 명세서에서는, 상기 지연 디코딩 드라이버(PXDd<j>) 및 반전 디코딩 드라이버(PXDb<j>)는 그냥 '디코딩 드라이버'로 통칭될 수도 있다.
이때, 상기 지연 디코딩 드라이버(PXDd<j>) 및 반전 디코딩 드라이버(PXDb<j>)는 수직형 MOS 트랜지스터들을 포함하여 구현되는 것이 바람직하다.
다시 도 5 및 도 6을 참조하면, 지연 디코딩 드라이버(PXDd<j>) 및 반전 디코딩 드라이버(PXDb<j>)에서 제공되는 지연 디코딩 신호(PX<j>D) 및 반전 디코딩 신호(PX<j>B)는 대응하는 상기 서브 워드라인 드라이버(SWD)로 전송된다. 상기 지연 디코딩 신호(PX<j>D) 및 반전 디코딩 신호(PX<j>B)는 하나의 디코딩 신호쌍을 형성하여 동일한 서브 워드라인 드라이버(SWD<k,j>)로 제공된다.
이때, 지연 디코딩 신호(PX<j>D) 및 반전 디코딩 신호(PX<j>B)를 전송하기 위한 배선들은 인접하는 서브 어레이(S_ARR)을 경유하여 배치된다. 이에 따라, 서브 워드라인 드라이버 영역(BK_SWD)의 폭(w3)은, 종래기술에 비하여, 현저히 감소된다.(즉, 도 5의 w4는, 도 2 및 도 3의 w2에 비하여 현저히 작은 값이다). 그리고, 반도체 메모리 장치 전체의 레이아웃 면적이 현저히 감소된다.
바람직한 실시예에 의하면, 대응하는 상기 지연 디코딩 드라이버(PXDd<j>) 및 반전 디코딩 드라이버(PXDb<j>)는 서로 다른 센스앰프 블락(BK_SA)에 배치된다. 이 경우, 하나의 서브 워드라인 드라이버(SWD)에 제공되는 한 쌍의 상기 지연 디코딩 신호(PX<j>D) 및 상기 반전 디코딩 신호(PX<j>B)을 전송하기 위한 배선이 더욱 용이하게 배치될 수 있다.
만약, 배선의 배치가 허락된다면, 상기 지연 디코딩 신호(PX<j>D) 및 반전 디코딩 신호(PX<j>B)는, 도 10에 도시되는 바와 같은 하나의 디코딩 드라이버(PXD<j>)에서 제공될 수도 있다. 이때, 상기 지연 디코딩 신호(PX<j>D)를 전송하기 위한 배선과 반전 디코딩 신호(PX<j>B)를 전송하기 위한 배선은 동일한 서브 어레이(S_ARR)를 경유하게 될 것이다.
다시 도 5 및 도 6을 참조하면, 디코딩 드라이버(PXDd<i>, PXDb<i>)에 제공되는 프리 디코딩 신호(PXi)를 전송하기 위한 배선도 서브 어레이(S_ARR)를 경류하여 배치되는 것이 바람직하다. 이 경우, 상기 센스앰프 영역(BK_SA)에서는, 프리 디코딩 신호(PXi)를 전송하기 위한 배선의 배치를 피할 수 있으므로, 상기 센스앰프 영역(BK_SA)의 폭(w3)도, 종래기술에 비하여, 현저히 감소된다.(즉, 도 5의 w3는, 도 2 및 도 3의 w1에 비하여 현저히 작은 값이다). 이에 따라, 반도체 메모리 장치 전체의 레이아웃 면적이 현저히 감소된다.
계속 도 5 및 도 6을 참조하면, 상기 센스엠프 영역(BK_SA)에는 풀업 전압 드라이버(LAD) 및 풀다운 전압 드라이버(LABD)가 배치된다.
도 11a 및 도 11b는 각각 도 5의 풀업 전압 드라이버(LAD) 및 풀다운 전압 드라이버(LABD)의 예를 나타내는 도면이다. 도 11a를 참조하면, 상기 풀업 전압 드라이버(LAD)는 풀업제어신호(LAPG)의 "L"로의 활성화에 응답하여, 상기 풀업구동신호(LA)를 전원전압(VCC)으로 구동한다. 그리고, 도 11b를 참조하면, 상기 풀다운 전압 드라이버(LABD)는 풀다운제어신호(LANG)의 "H"로의 활성화에 응답하여, 상기 풀다운 구동신호(LAB)를 접지전압(VSS)으로 구동한다.
이와 같이, 풀업 전압 드라이버(LAD) 및 풀다운 전압 드라이버(LABD)가 상기 센스엠프 영역(BK_SA)에 배치됨으로써, 서브 워드라인 드라이버 영역(BK_SWD)의 폭(w4)의 감소에 기여한다.
이때, 상기 풀업 전압 드라이버(LAD) 및 상기 풀다운 전압 드라이버(LABD)는 수직형 MOS 트랜지스터들을 포함하여 구현되는 것이 바람직하다.
다시 도 5를 참조하면, 본 발명의 반도체 메모리 장치에서는, 상기 제1 및 제2 등기화 신호(EQR, EQL), 제1 및 제2 연결제어신호(ISOR, ISOL), 칼럼선택신호(CSL) 등의 신호를 전송하기 위한 배선들은 서브 어레이(S_ARR)를 경유하여 배치된다.
또한, 전원전압(VCC), 접지전압(VSS) 및 승압전압(VPP)를 전송하기 위한 배선들도 서브 어레이(S_ARR)를 경유하여 배치된다.
이와 같이, 신호 및 전압들을 전송하기 위한 배선들이 서브 어레이(S_ARR)를 경유하여 배치됨으로써, 센스앰프 영역(BK_SA)의 폭(w3)은 더욱 감소될 수 있다.
상기와 같은 본 발명의 반도체 메모리 장치에서는, 디코딩 드라이버가 센스앰프 영역에 배치된다. 그리고, 디코딩 드라이버에서 서브 워드라인 드라이버 쪽으로 전송되는 신호들을 위한 배선이 인접하는 서브 어레이 상에 배치된다. 이에 따라, 워드라인 영역의 면적이 현저히 감소될 수 있다.
또한, 디코딩 드라이버에 제공되는 프리 디코딩 신호들을 전송하기 위한 배선도 인접하는 서브 어레이 상에 배치된다. 이에 따라, 센스앰프 영역의 면적도 현저히 감소될 수 있다.
결과적으로 본 발명의 반도체 메모리 장치에 의하면, 레이아웃 면적이 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (16)

  1. 각각이 다수개의 메모리셀들을 포함하는 복수개의 서브 어레이들;
    상기 메모리셀들의 비트라인 방향으로 이웃하는 2개의 서브 어레이들 사이에 위치하는 다수개의 센스앰프 영역들로서, 대응하는 상기 서브 어레이의 비트라인쌍의 데이터를 감지하여 증폭하는 비트라인 센스앰프가 배치되는 상기 다수개의 센스앰프 영역들; 및
    상기 메모리셀들의 워드라인 방향으로 이웃하는 2개의 서브 어레이들 사이에 위치하는 다수개의 워드라인 드라이버 영역들로서, 소정의 워드라인 인에이블 신호와 및 쌍을 이루는 지연 디코딩 신호 및 반전 디코딩 신호에 특정되는 상기 워드라인을 드라이빙하도록 구동되는 서브 워드라인 드라이버가 배치되는 상기 다수개의 워드라인 드라이버 영역들로서, 상기 워드라인 인에이블 신호는 다수개의 워드라인들로 이루어지는 워드라인 그룹을 특정하며, 상기 디코딩 신호쌍은 특정되는 상기 워드라인 그룹에서 1개의 워드라인을 특정하는 상기 다수개의 워드라인 드라이버 영역들을 구비하며,
    각자의 프리 디코딩 신호에 따라 상기 지연 디코딩 신호 및 상기 반전 디코딩 신호를 생성하는 디코딩 드라이버들이 상기 센스앰프 영역들에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 메모리셀 및 상기 비트라인 센스앰프는
    수직형 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 서브 워드라인 드라이버는
    상기 수직형 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 디코딩 드라이버는
    상기 수직형 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 지연 디코딩 신호 및 상기 반전 디코딩 신호를 상기 디코딩 드라이버로부터 상기 서브 워드라인 드라이버로 전송하기 위한 배선이
    상기 서브 어레이를 경유하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 프리 디코딩 신호를 상기 디코딩 드라이버로 제공하기 위한 배선이
    상기 서브 어레이를 경유하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 워드라인 그룹은
    8개의 워드라인으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 비트라인 센스앰프의 풀업전압을 제공하는 풀업 전압 드라이버 및 상기 비트라인 센스앰프의 풀다운 전압을 제공하는 풀다운 전압 드라이버가
    상기 센스앰프 영역들에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서,
    상기 풀업 전압 드라이버 및 상기 풀다운 전압 드라이버는
    수직형 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 각각이 다수개의 메모리셀들을 포함하는 복수개의 서브 어레이들;
    상기 메모리셀들의 비트라인 방향으로 이웃하는 2개의 서브 어레이들 사이에 위치하는 다수개의 센스앰프 영역들로서, 대응하는 상기 서브 어레이의 비트라인쌍의 데이터를 감지하여 증폭하는 비트라인 센스앰프가 배치되는 상기 다수개의 센스앰프 영역들; 및
    상기 메모리셀들의 워드라인 방향으로 이웃하는 2개의 서브 어레이들 사이에 위치하는 다수개의 워드라인 드라이버 영역들로서, 소정의 워드라인 인에이블 신호와 및 쌍을 이루는 지연 디코딩 신호 및 반전 디코딩 신호에 특정되는 상기 워드라인을 드라이빙하도록 구동되는 서브 워드라인 드라이버가 배치되는 상기 다수개의 워드라인 드라이버 영역들로서, 상기 워드라인 인에이블 신호는 다수개의 워드라인들로 이루어지는 워드라인 그룹을 특정하며, 상기 디코딩 신호쌍은 특정되는 상기 워드라인 그룹에서 1개의 워드라인을 특정하는 상기 다수개의 워드라인 드라이버 영역들을 구비하며,
    각자의 프리 디코딩 신호에 따라 상기 지연 디코딩 신호 및 상기 반전 디코딩 신호를 생성하는 지연 디코딩 드라이버 및 반전 디코딩 드라이버들이 상기 센스앰프 영역들에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 메모리셀 및 상기 비트라인 센스앰프는
    수직형 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 서브 워드라인 드라이버는
    상기 수직형 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 지연 디코딩 드라이버 및 상기 반전 디코딩 드라이버는
    상기 수직형 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10 항에 있어서, 상기 지연 디코딩 드라이버 및 상기 반전 디코딩 드라이버는
    서로 상이한 센스앰프 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 지연 디코딩 신호 및 상기 반전 디코딩 신호를 상기 디코딩 드라이버로부터 상기 서브 워드라인 드라이버로 전송하기 위한 배선이
    서로 상이한 상기 서브 어레이를 경유하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제10 항에 있어서,
    상기 프리 디코딩 신호를 상기 지연 디코딩 드라이버 및 반전 디코딩 드라이버로 제공하기 위한 배선이
    상기 서브 어레이를 경유하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
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