JP5117044B2 - センスアンプ及びワードラインドライバー領域の面積を最小化するためのレイアウトを有する半導体メモリ装置 - Google Patents

センスアンプ及びワードラインドライバー領域の面積を最小化するためのレイアウトを有する半導体メモリ装置 Download PDF

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Description

本発明は、半導体メモリ装置に係り、特に、サブアレイ及び前記サブアレイに隣り合うビットラインセンスアンプ領域とワードラインドライバー領域のレイアウトを有する半導体メモリ装置に関する。
半導体メモリ装置には、データを記憶することができる記憶素子であるメモリセルがロー（ｒｏｗ）とコラム（ｃｏｌｕｍｎ）のマトリックス構造で配列されたメモリアレイが含まれる。ロー方向にはワードライン（ＷＬ）が配線され、コラム方向にはビットライン（ＢＬ）が配線される。ワードライン（ＷＬ）とビットライン（ＢＬ）の交差点上にはメモリセル（ＭＣ）が配列される。
メモリアレイは、図１に示すように、複数のサブアレイ（Ｓ＿ＡＲＲ）に分けられる。ビットライン（ＢＬ）方向に隣り合う二つのサブアレイ（Ｓ＿ＡＲＲ）間には、センスアンプ領域（ＢＫ＿ＳＡ）が設定される。そして、ワードライン（ＷＬ）方向に隣り合う二つのサブアレイ（Ｓ＿ＡＲＲ）間には、ワードラインドライバー領域（ＢＫ＿ＳＷＤ）が設定される。また、センスアンプ領域（ＢＫ＿ＳＡ）及びワードラインドライバー領域（ＢＫ＿ＳＷＤ）の交差部分には、ジャンクション（ｊｕｎｃｔｉｏｎ）領域（ＪＮＣ）が設定される。
一方、半導体メモリ装置において、高集積化は非常に重要な技術的課題の一つである。半導体メモリ装置をさらに高集積化するためには、メモリアレイの面積の減少とともに、センスアンプ領域（ＢＫ＿ＳＡ）及びワードラインドライバー領域（ＢＫ＿ＳＷＤ）の面積を減少させるとともに効率的に配置する技術が重要な問題となっている。
最近には、ピラー（ｐｉｌｌａｒ）構造のような垂直型ＭＯＳトランジスタ（ｖｅｒｔｉｃａｌ ｔｒａｎｓｉｓｔｏｒ）が開発された。このような垂直型ＭＯＳトランジスタの開発によって、トランジスタのために必要となる面積を大幅に減少させることができるようになった。したがって、メモリ面積及びメモリアレイの面積も画期的に減少させることができるようになった。これによって、センスアンプ領域（ＢＫ＿ＳＡ）及びワードラインドライバー領域（ＢＫ＿ＳＷＤ）の面積を減少させることが重要な問題となっている。
図２は従来の半導体メモリ装置における回路の配置を示すレイアウト図である。図２には、理解を容易にするために、実際とは異なるように、センスアンプ領域、ワードラインドライバー領域及びジャンクション領域が相対的に誇張して示されている。図２を参照すれば、センスアンプ領域（ＢＫ＿ＳＡ）には、ビットライン（ＢＬ）のデータを感知して増幅するビットラインセンスアンプ（ＢＬＳＡ）が配置される。ワードラインドライバー領域（ＢＫ＿ＳＷＤ）には、ワードライン（ＷＬ）を駆動するためのサブワードラインドライバー（ＳＷＤ）が配置される。
そして、ジャンクション領域（ＪＮＣ）には、‘ＰＸドライバー’とも呼ばれるデコーディングドライバー（ＰＸＤ＜ｉ＞、ｉ＝０〜３）が配置される。そして、デコーディングドライバー（ＰＸＤ＜ｉ＞）にプレデコーディング信号（ＰＸ＜ｉ＞、ｉ＝０〜３）を伝送する配線は全てセンスアンプ領域（ＢＫ＿ＳＡ）を経由して配置される。また、デコーディングドライバー（ＰＸＤ＜ｉ＞）から提供される遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）及び反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）を伝送する配線はワードラインドライバー領域（ＢＫ＿ＳＷＤ）を経由して配置される。
また、図２のジャンクション領域（ＪＮＣ）には、第１及び第２等化ドライバー（ＥＱＬ＿ＤＲ、ＥＱＲ＿ＤＲ）、プルアップ電圧ドライバー（ＬＡＤ）及びプルダウン電圧ドライバー（ＬＡＢＤ）なども配置される。ここで、第１及び第２等化ドライバー（ＥＱＬ＿ＤＲ、ＥＱＲ＿ＤＲ）は、ビットラインセンスアンプ（ＢＬＳＡ）に接続される左側及び右側のビットライン（ＢＬ）を等化する第１及び第２等化信号（ＥＱＬ、ＥＱＲ）を発生する。プルアップ電圧ドライバー（ＬＡＤ）及びプルダウン電圧ドライバー（ＬＡＢＤ）は、ビットラインセンスアンプ（ＢＬＳＡ）のプルアップセンシング及びプルダウンセンシングを駆動するプルアップ駆動信号（ＬＡ）及びプルダウン駆動信号（ＬＡＢ）を発生する。
そして、第１及び第２等化信号（ＥＱＬ、ＥＱＲ）、プルアップ駆動信号（ＬＡ）及びプルダウン駆動信号（ＬＡＢ）などを伝送するための配線は全てセンスアンプ領域（ＢＫ＿ＳＡ）を経由して配置される。その他にも、ビットラインセンスアンプ（ＢＬＳＡ）を駆動するための第１及び第２接続制御信号（ＩＳＯＲ、ＩＳＯＬ）、コラム選択信号（ＣＳＬ）を伝送するための配線などもセンスアンプ領域（ＢＫ＿ＳＡ）を経由して配置される。
また、電源電圧（ＶＣＣ）、接地電圧（ＶＳＳ）及び昇圧電圧（ＶＰＰ）などのパワーを伝送する配線なども、センスアンプ領域（ＢＫ＿ＳＡ）及びワードラインドライバー領域（ＢＫ＿ＳＷＤ）を経由して配置される。
この際、ビットラインセンスアンプ（ＢＬＳＡ）及びサブワードラインドライバー（ＳＷＤ）を構成するトランジスタは、垂直型ＭＯＳトランジスタなどを利用して具現する場合、これらのトランジスタのための所要面積を格段に減少させることができる。したがって、実際にビットラインセンスアンプ（ＢＬＳＡ）及びサブワードラインドライバー（ＳＷＤ）の具現に必要な面積は、図３の斜線部分のように、格段に減少することになる。
ところが、従来の半導体メモリ装置においては、信号及び／または電圧を伝送するための配線がセンスアンプ領域（ＢＫ＿ＳＡ）及びワードラインドライバー領域（ＢＫ＿ＳＷＤ）を経由して配置されることによって、センスアンプ領域（ＢＫ＿ＳＡ）及びワードラインドライバー領域（ＢＫ＿ＳＷＤ）の幅（図２及び図３のｗ１、ｗ２参照）の減少は大きく制限される。
特に、デコーディングドライバー（ＰＸＤ＜ｉ＞、ｉ＝０〜３）がジャンクション領域（ＪＮＣ）に配置されることによって、多数のプレデコーディング信号（ＰＸ＜ｉ＞、ｉ＝０〜３）を伝送する配線及び遅延デコーディング信号（ＰＸ＜ｉ＞Ｄ、ｉ＝０〜３）及び反転デコーディング信号（ＰＸ＜ｉ＞Ｂ、ｉ＝０〜３）を伝送する配線がセンスアンプ領域（ＢＫ＿ＳＡ）及びワードラインドライバー領域（ＢＫ＿ＳＷＤ）を経由することになる。これによって、センスアンプ領域（ＢＫ＿ＳＡ）及びワードラインドライバー領域（ＢＫ＿ＳＷＤ）の幅を減少させることが非常に難しくなる。
したがって、本発明の目的は、センスアンプ領域及びワードラインドライバー領域の幅を減少させ、全体的なレイアウト面積を減少させることができる半導体メモリ装置を提供することにある。
前記のような技術的課題を達成するための本発明の一面は半導体メモリ装置に関するものである。本発明の半導体メモリ装置は、それぞれが複数のメモリセルを含む複数のサブアレイと、前記メモリセルのビットライン方向に隣り合う二つのサブアレイ間に位置する複数のセンスアンプ領域であって、対応する前記サブアレイのビットライン対のデータを感知して増幅するビットラインセンスアンプが配置された複数のセンスアンプ領域と、前記メモリセルのワードライン方向に隣り合う二つのサブアレイ間に位置し、所定のワードラインイネーブル信号と対を成す遅延デコーディング信号及び反転デコーディング信号に特定される前記ワードラインをドライビングするように駆動されるサブワードラインドライバーが配置された複数のワードラインドライバー領域であって、前記ワードラインイネーブル信号が複数のワードラインで構成されたワードライングループを特定し、前記デコーディング信号対が特定される前記ワードライングループのなかで１本のワードラインを特定するように構成された複数のワードラインドライバー領域を備える。各々のプレデコーディング信号に応じて、前記遅延デコーディング信号及び前記反転デコーディング信号を生成するデコーディングドライバーが前記センスアンプ領域に配置されている。
前記のような本発明の半導体メモリ装置によれば、ワードライン領域の面積を格段に減少させることができる。
また、センスアンプ領域の面積も格段に減少させることができる。
その結果、本発明の半導体メモリ装置によれば、レイアウト面積が格段に減少する。
本発明及び本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施形態を例示する添付図面及び添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一の構成要素はできるだけ同一の参照符号で示すこととする。そして、本発明の要旨を不必要に曖昧にする可能性がある公知の機能及び構成についての詳細な説明は省略する。
本発明の好適な実施の形態に係る半導体メモリ装置の説明に先立ち、本発明の各構成要素を具現するのに適したＭＯＳトランジスタについて説明する。
図４ａ及び図４ｂはそれぞれ本発明の好適な実施の形態に係る半導体メモリ装置に適用可能な垂直型ＭＯＳトランジスタの例を示す図であり、ピラー（ｐｉｌｌａｒ）構造の垂直型ＭＯＳトランジスタを説明するための断面図及び斜視図である。図４ａ及び図４ｂを参照すれば、ゲート構造物１１が半導体基板１０から垂直方向に伸びる。このように、垂直方向に伸びたゲート構造物１１を持つＭＯＳトランジスタは、本明細書において、‘垂直型ＭＯＳトランジスタ’という。
垂直型ＭＯＳトランジスタ１は、ゲート構造物１１を取り囲むようにゲート構造物１１の外側面に接するチャネルパターン１２と、チャネルパターン１２の下部から第１水平方向に伸びた第１導電パターン１３と、チャネルパターン１２の上部から第２水平方向に伸びた第２導電パターン１４とを含む。
第１導電パターン１３と第２導電パターン１４はソースまたはドレインとして機能し、チャネルパターン１２を取り囲むように形成される。
ゲート構造物１１は、円形断面を有するピラー（ｐｉｌｌａｒ）形状を持ち導電性物質で構成されたゲート電極１５と、ゲート電極１５の外側面上に形成されたゲート絶縁膜１６とを含む、チャネルパターン１２は、ゲート絶縁膜１６の外径と対応する内径を有する上部開放型のシリンダー形状を有し、ゲート絶縁膜１６の外側面上に形成されている。また、チャネルパターン１２は、ゲート絶縁膜１６の外側面と接する内側面を持ち、かつ第１導電パターン１３及び第２導電パターン１４と接する外側面を持つ。
具体的には、ゲート電極１５は、第１直径を有する下部の第１ピラー１５ａと第１直径より大きい第２直径を有する上側の第２ピラー１５ｂとを含む。チャネルパターン１２の外径は第２直径と同一であり、第１ピラー１５ａを取り囲むように形成される。そして、ゲート絶縁膜１６は、第１ピラー１５ａとチャネルパターン１２との間に形成される。
前記ＭＯＳトランジスタチャネル領域は第１導電パターン１３と第２導電パターン１４との間に位置するチャネルパターン１２の一部に形成され、円形チューブ形状または環状のピラー形状を有する。よって、ＭＯＳトランジスタ１のチャネル長は、第１導電パターン１３と第２導電パターン１４間の距離によって決定することができる。一方、ＭＯＳトランジスタ１のチャネル幅はゲート電極１５の第１直径によって決定することができる。
したがって、前記チャネル長及び幅が適切に調節可能であるので、短チャネル効果に起因するパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）、チャネルキャリア移動度（ｃａｒｒｉｅｒ ｍｏｂｉｌｉｔｙ）なども改善することができ、狭チャネル効果に起因するスレショルド電圧も減少させることができる。
このように、短チャネル効果及び狭チャネル効果を効率的に抑制できるので、ＭＯＳトランジスタの動作性能を改善できる。また、第１導電パターン１３及び第２導電パターン１４の延長方向間の角度が多様に調節できるので、前記ＭＯＳトランジスタを含む半導体メモリ装置のレイアウトを著しく改善できる。
参照として、図４ａにおいて、参照符号１７ａ、１７ｂ、１７ｃは第１導電パターン１３、第２導電パターン１４及びゲート電極１５とそれぞれ接続される金属配線を示す。そして、参照符号１８、１９、２０はそれぞれ酸化膜、キャッピング膜、層間絶縁膜を示す。
以下、添付図面に基づいて本発明の好適な実施形態を説明することで、本発明を詳細に説明する。
図５は本発明の好適な一実施形態に係る半導体メモリ装置のレイアウトを示す図である。そして、図６は図５のＡ部をより詳細に示す図である。図５及び図６においては、理解を容易にするために、各構成要素の長さは実際と異なるように誇張して示されている。すなわち、図５及び図６においては、理解を容易にするために、実際と異なるように、センスアンプ領域、ワードラインドライバー領域及びジャンクション領域が相対的に誇張して示されている。
図５及び図６を参照すれば、本発明の好適な実施の形態に係る半導体メモリ装置は、複数のサブアレイ（Ｓ＿ＡＲＲ）、複数のセンスアンプ領域（ＢＫ＿ＳＡ）、及び複数のワードラインドライバー領域（ＢＫ＿ＳＷＤ）を含む。
複数のサブアレイ（Ｓ＿ＡＲＲ）のそれぞれは、複数のワードライン（ＷＬ）、ビットライン（ＢＬ及び／ＢＬ）及び複数のメモリセル（ＭＣ）を含む。隣り合う二つのビットライン（ＢＬ、／ＢＬ）は一つのビットライン対を形成する。そして、複数のメモリセル（ＭＣ）は、ワードライン（ＷＬ）とビットライン対（ＢＬ、／ＢＬ）の交差点上に配置される。
センスアンプ領域（ＢＫ＿ＳＡ）は、ビットライン（ＢＬ）方向に隣り合う二つのサブアレイ間に位置する。センスアンプ領域（ＢＫ＿ＳＡ）には、ビットラインセンスアンプ（ＢＬＳＡ）が配置される。ビットラインセンスアンプ（ＢＬＳＡ）は、対応するサブアレイ（Ｓ＿ＡＲＲ）のビットライン対（ＢＬ、／ＢＬ）のデータを感知して増幅する。すなわち、選択されたメモリセル（ＭＣ）のデータを感知して増幅する。
図７は図５のビットラインセンスアンプ（ＢＬＳＡ）及びこれに関連する素子の例を示す図で、ビットラインセンスアンプ（ＢＬＳＡ）に提供される信号を説明するための図である。
図７に示すビットラインセンスアンプ（ＢＬＳＡ）は、左側及び右側のサブアレイ（Ｓ＿ＡＲＲ）のビットライン対（ＢＬ、／ＢＬ）のデータを感知して増幅する。図７においては、説明の便宜上、左側のサブアレイ（Ｓ＿ＡＲＲ）のビットライン対に対しては参照符号ＢＬ＜ｌ＞、／ＢＬ＜ｌ＞を使用する。そして、右側のサブアレイ（Ｓ＿ＡＲＲ）のビットライン対に対しては参照符号ＢＬ＜ｒ＞、／ＢＬ＜ｒ＞を使用する。
第１等化部（２０１ａ）は、第１等化信号（ＥＱＬ）に応じて、左側のサブアレイ（Ｓ＿ＡＲＲ）のビットライン対（ＢＬ＜ｌ＞、／ＢＬ＜ｌ＞）をプレチャージ電圧（ＶＢＬ）に等化する。第２等化部（２０１ｂ）は、第２等化信号（ＥＱＲ）に応じて、右側のサブアレイ（Ｓ＿ＡＲＲ）のビットライン対（ＢＬ＜ｒ＞、／ＢＬ＜ｒ＞）をプレチャージ電圧（ＶＢＬ）に等化する。
第１接続部２０３ａは、第１接続制御信号（ＩＳＯＬ）に応じて、左側のサブアレイ（Ｓ＿ＡＲＲ）のビットライン対（ＢＬ＜ｌ＞、／ＢＬ＜ｌ＞）を共通ビットライン対（ＢＬ＜ｃ＞、／ＢＬ＜ｃ＞）に接続する。第２接続部２０３ｂは、第２接続制御信号（ＩＳＯＲ）に応じて、右側のサブアレイ（Ｓ＿ＡＲＲ）のビットライン対（ＢＬ＜ｒ＞、／ＢＬ＜ｒ＞）を共通ビットライン対（ＢＬ＜ｃ＞、／ＢＬ＜ｃ＞）に接続する。
プルアップ駆動部２０５は、ビットラインセンスアンプ（ＢＬＳＡ）のセンシング動作時、共通ビットライン対（ＢＬ＜ｃ＞、／ＢＬ＜ｃ＞）にプルアップ電圧を提供する。この際、プルアップ駆動部２０５のプルアップ電圧はプルアップ駆動信号（ＬＡ）を通じて提供される。
プルダウン駆動部２０７は、ビットラインセンスアンプ（ＢＬＳＡ）のセンシング動作時、共通ビットライン対（ＢＬ＜ｃ＞、／ＢＬ＜ｃ＞）にプルダウン電圧を提供する。この際、プルダウン駆動部２０７のプルダウン電圧はプルダウン駆動信号（ＬＡＢ）を通じて提供される。
スイチング部２０９は、コラム選択信号（ＣＳＬ）に応じて、共通ビットライン対（ＢＬ＜ｃ＞、／ＢＬ＜ｃ＞）をローカルデータライン対（ＬＩＯ、ＬＩＯＢ）に接続する。
図７に示すように、ビットラインセンスアンプ（ＢＬＳＡ）には比較的多数の信号及び電圧が提供されることが分かる。
この際、ビットラインセンスアンプ（ＢＬＳＡ）及びこれに関連する素子は垂直型ＭＯＳトランジスタを含んで具現されることが望ましい。この場合、ビットラインセンスアンプ（ＢＬＳＡ）及びこれに関連する素子に対するレイアウト面積を格段に減少させることができる。また、ビットラインセンスアンプ（ＢＬＳＡ）及びこれに関連する素子がピラー構造の垂直型ＭＯＳトランジスタを含んで具現される場合には、各信号を伝送する配線との接続が容易になる。
また、図５及び図６を参照すれば、ワードラインドライバー領域（ＢＫ＿ＳＷＤ）はワードライン（ＷＬ）方向に隣り合う二つのサブアレイ（Ｓ＿ＡＲＲ）間に位置する。ワードラインドライバー領域（ＢＫ＿ＳＷＤ）にはサブワードラインドライバー（ＳＷＤ）が配置される。
図８は図５のサブワードラインドライバー（ＳＷＤ）の例を示す図で、サブワードラインドライバー（ＳＷＤ）に提供される信号を説明するための図である。図８において、参照符号ＳＷＤの添え字はｋ番目ワードライングループのなかでｊ番目ワードラインを駆動するサブワードラインドライバーであることを示す。
説明のために、サブアレイ（Ｓ＿ＡＲＲ）が１０２４本のワードライン（ＷＬ）を含んでいると仮定する。すると、当該サブアレイ（Ｓ＿ＡＲＲ）を基準として下側と上側に配置されるワードラインドライバー領域（ＢＫ＿ＳＷＤ）には、５１２本ずつのワードライン（ＷＬ）が接続される。この際、一つのワードライングループが８本のワードライン（ＷＬ）で構成されれば、一つのサブアレイ（Ｓ＿ＡＲＲ）には、６４個のワードライングループが存在する。この際、ｋは１から６４までの自然数である。そして、ｊは１から８までの自然数である。図５には、図面の簡略化のために、一つのワードライングループが４本のワードライン（ＷＬ）で構成された場合が示されている。
図８を参照すれば、サブワードラインドライバー（ＳＷＤ＜ｋ，ｊ＞）は、ワードラインイネーブル信号（ＮＷＥ＜ｋ＞）、遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）及び反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）によって特定されるワードライン（ＷＬ＜ｋ，ｊ＞）をドライビングするように駆動される。
この際、ワードラインイネーブル信号（ＮＷＥ＜ｋ＞）はｊ本のワードラインで構成されたワードライングループを特定する。そして、遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）及び反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）は前記ワードライングループのいずれか１本のワードラインを特定する。
この際、サブワードラインドライバー（ＳＷＤ）は垂直型ＭＯＳトランジスタを含んで具現されることが望ましい。
また、図５及び図６を参照すれば、本発明の好適な実施の形態に係る半導体メモリ装置においては、センスアンプ領域（ＢＫ＿ＳＡ）には、遅延デコーディングドライバー（ＰＸＤｄ＜ｊ＞）及び反転デコーディングドライバー（ＰＸＤｂ＜ｊ＞）がさらに配置される。
図９ａ及び図９ｂはそれぞれ図５の遅延デコーディングドライバー（ＰＸＤｄ＜ｊ＞）及び反転デコーディングドライバー（ＰＸＤｂ＜ｊ＞）の例を示す図である。図９ａ及び図９ｂを参照すれば、遅延デコーディングドライバー（ＰＸＤｄ＜ｊ＞）は、プレデコーディング信号（ＰＸ＜ｊ＞）を遅らせて遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）を発生する。そして、反転デコーディングドライバー（ＰＸＤｂ＜ｊ＞）はプレデコーディング信号（ＰＸ＜ｊ＞）を反転して反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）を発生する。本明細書では、遅延デコーディングドライバー（ＰＸＤｄ＜ｊ＞）及び反転デコーディングドライバー（ＰＸＤｂ＜ｊ＞）はそのまま‘デコーディングドライバー’とも呼ばれる。
この際、遅延デコーディングドライバー（ＰＸＤｄ＜ｊ＞）及び反転デコーディングドライバー（ＰＸＤｂ＜ｊ＞）は垂直型ＭＯＳトランジスタを含んで具現されることが望ましい。
また、図５及び図６を参照すれば、遅延デコーディングドライバー（ＰＸＤｄ＜ｊ＞）及び反転デコーディングドライバー（ＰＸＤｂ＜ｊ＞）から提供される遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）及び反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）は、対応するサブワードラインドライバー（ＳＷＤ）に伝送される。遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）及び反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）は一つのデコーディング信号対を形成して同一のサブワードラインドライバー（ＳＷＤ＜ｋ，ｊ＞）に提供される。
この際、遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）及び反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）を伝送するための配線は隣接サブアレイ（Ｓ＿ＡＲＲ）を経由して配置される。これによって、サブワードラインドライバー領域（ＢＫ＿ＳＷＤ）の幅（ｗ４）は、従来技術に比べ、格段に減少する。（すなわち、図５のｗ４は、図２及び図３のｗ２に比べて格段に小さい値である）。そして、半導体メモリ装置全体のレイアウト面積が著しく減少する。
好適な実施形態によれば、対応する遅延デコーディングドライバー（ＰＸＤｄ＜ｊ＞）及び反転デコーディングドライバー（ＰＸＤｂ＜ｊ＞）は互いに異なるセンスアンプブロック（ＢＫ＿ＳＡ）に配置される。この場合、一つのサブワードラインドライバー（ＳＷＤ）に提供される一対の遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）及び反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）を伝送するための配線が一層容易に配置できる。
配線の配置が許されれば、遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）及び反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）は、図１０に示すような一つのデコーディングドライバー（ＰＸＤ＜ｊ＞）に提供されることもできる。この際、遅延デコーディング信号（ＰＸ＜ｊ＞Ｄ）を伝送するための配線と反転デコーディング信号（ＰＸ＜ｊ＞Ｂ）を伝送するための配線は同一のサブアレイ（Ｓ＿ＡＲＲ）を経由することになる。
また、図５及び図６を参照すれば、デコーディングドライバー（ＰＸＤｄ＜ｊ＞、ＰＸＤｂ＜ｊ＞）に提供されるプレデコーディング信号（ＰＸ＜ｊ＞）を伝送するための配線もサブアレイ（Ｓ＿ＡＲＲ）を経由して配置されることが望ましい。この場合、センスアンプ領域（ＢＫ＿ＳＡ）では、プレデコーディング信号（ＰＸ＜ｊ＞）を伝送するための配線の配置を避けることができるので、センスアンプ領域（ＢＫ＿ＳＡ）の幅（ｗ３）も、従来技術に比べて、格段に減少する（すなわち、図５のｗ３は、図２及び図３のｗ１に比べて格段に小さな値である）。これによって、半導体メモリ装置全体のレイアウト面積が格段に減少する。
再び図５及び図６を参照すれば、センスアンプ領域（ＢＫ＿ＳＡ）にはプルアップ電圧ドライバー（ＬＡＤ）及びプルダウン電圧ドライバー（ＬＡＢＤ）が配置される。
図１１ａ及び図１１ｂは、それぞれ図５のプルアップ電圧ドライバー（ＬＡＤ）及びプルダウン電圧ドライバー（ＬＡＢＤ）の例を示す図である。図１１ａを参照すれば、プルアップ電圧ドライバー（ＬＡＤ）は、プルアップ制御信号（ＬＡＰＧ）の“Ｌ”への活性化に応じて、プルアップ駆動信号（ＬＡ）を電源電圧（ＶＣＣ）で駆動する。そして、図１１ｂを参照すれば、プルダウン電圧ドライバー（ＬＡＢＤ）は、プルダウン制御信号（ＬＡＮＧ）の“Ｈ”への活性化に応じて、プルダウン駆動信号（ＬＡＢ）を接地電圧（ＶＳＳ）で駆動する。
このように、プルアップ電圧ドライバー（ＬＡＤ）及びプルダウン電圧ドライバー（ＬＡＢＤ）がセンスアンプ領域（ＢＫ＿ＳＡ）に配置されることにより、サブワードラインドライバー領域（ＢＫ＿ＳＷＤ）の幅（ｗ４）の減少に寄与する。
この際、プルアップ電圧ドライバー（ＬＡＤ）及びプルダウン電圧ドライバー（ＬＡＢＤ）は垂直型ＭＯＳトランジスタを含んで具現されることが望ましい。
また、図５を参照すれば、本発明の好適な実施の形態に係る半導体メモリ装置では、第１及び第２等化信号（ＥＱＲ、ＥＱＬ）、第１及び第２接続制御信号（ＩＳＯＲ、ＩＳＯＬ）、コラム選択信号（ＣＳＬ）などの信号を伝送するための配線は、サブアレイ（Ｓ＿ＡＲＲ）を経由して配置される。
また、電源電圧（ＶＣＣ）、接地電圧（ＶＳＳ）及び昇圧電圧（ＶＰＰ）を伝送するための配線などもサブアレイ（Ｓ＿ＡＲＲ）を経由して配置される。
このように、信号及び電圧を伝送するための配線がサブアレイ（Ｓ＿ＡＲＲ）を経由して配置されることにより、センスアンプ領域（ＢＫ＿ＳＡ）の幅（ｗ３）をさらに減少させることができる。
以上、本発明を図面に示す一実施形態に基づいて説明したが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等の他の実施形態が可能であることを理解可能であろう。したがって、本発明の技術的範囲は特許請求の範囲の記載に基づいて定められるべきである。
本発明は、デコーディングドライバーをセンスアンプ領域に配置して、レイアウト面積を減少させるもので、半導体メモリ装置に適用可能である。
一般のサブアレイ構造を有する半導体メモリ装置のレイアウトである。 従来の半導体メモリ装置における回路の配置を示すレイアウト図である。 図２の半導体メモリ装置において、センスアンプ及びワードラインドライバー領域が垂直型ＭＯＳトランジスタで具現される場合を説明するための図である。 本発明の好適な実施の形態に係る半導体メモリ装置に適用可能な垂直型ＭＯＳトランジスタを例として、ピラー構造の垂直型ＭＯＳトランジスタを説明するための断面図である。 図４ａの斜視図である。 本発明の好適な一実施形態による半導体メモリ装置のレイアウトを示す図である。 図５のＡ部を詳細に示す図である。 図５のビットラインセンスアンプ及びこれに関連する素子の例を示す図であり、ビットラインセンスアンプに提供される信号を説明するための図である。 図５のサブワードラインドライバーの例を示す図であり、サブワードラインドライバーに提供される信号を説明するための図である。 図５の遅延デコーディングドライバーの例を示す図である。 図５の反転デコーディングドライバーの例を示す図である。 図５の遅延デコーディングドライバー及び反転デコーディングドライバーを一体に具現する例を示す図である。 図５のプルアップ電圧ドライバーの例を示す図である。 図５のプルダウン電圧ドライバーの例を示す図である。
符号の説明
１０ 半導体基板
１１ ゲート構造物
１２ チャネルパターン
１３ 第１導電パターン
１４ 第２導電パターン
１５ ゲート電極
１５ａ 第１ピラー
１５ｂ 第２ピラー
１６ ゲート絶縁膜
２０１ａ 第１等化部
２０１ｂ 第２等化部
２０３ａ 第１接続部
２０３ｂ 第２接続部
２０５ プルアップ駆動部
２０７ プルダウン駆動部
ＢＫ＿ＳＡ センスアンプ領域
ＢＫ＿ＳＷＤ ワードラインドライバー領域
ＢＬＳＡ ビットラインセンスアンプ
ＪＮＣ ジャンクション領域
ＰＸ＜ｊ＞ プレデコーディング信号
ＰＸ＜ｊ＞Ｂ 反転デコーディング信号
ＰＸ＜ｊ＞Ｄ 遅延デコーディング信号
ＰＸＤ デコーディングドライバー
Ｓ＿ＡＲＲ サブアレイ
ＳＷＤ サブワードラインドライバー

Claims (16)

  1. それぞれが複数のメモリセルを含む複数のサブアレイと、
    前記メモリセルのビットライン方向に隣り合う二つのサブアレイ間に位置する複数のセンスアンプ領域であって、対応する前記サブアレイのビットライン対のデータを感知して増幅するビットラインセンスアンプが配置される複数のセンスアンプ領域と、
    前記メモリセルのワードライン方向に隣り合う二つのサブアレイ間に位置し、所定のワードラインイネーブル信号と対を成す遅延デコーディング信号及び反転デコーディング信号に特定される前記ワードラインをドライビングするように駆動されるサブワードラインドライバーが配置される複数のワードラインドライバー領域であって、前記ワードラインイネーブル信号が複数のワードラインで構成されるワードライングループを特定し、前記デコーディング信号対が特定される前記ワードライングループのなかで１本のワードラインを特定するように構成された複数のワードラインドライバー領域を備え、
    各々のプレデコーディング信号に応じて、前記遅延デコーディング信号及び前記反転デコーディング信号を生成するデコーディングドライバーが前記センスアンプ領域に配置され、
    前記遅延デコーディング信号と前記反転デコーディング信号と前記プレデコーディング信号とを伝送するための配線を前記サブアレイを経由して配置する
    ことを特徴とする半導体メモリ装置。
  2. 前記メモリセル及び前記ビットラインセンスアンプは、垂直型ＭＯＳトランジスタを含む
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記サブワードラインドライバーは、前記垂直型ＭＯＳトランジスタを含む
    ことを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記デコーディングドライバーは、前記垂直型ＭＯＳトランジスタを含む
    ことを特徴とする請求項２に記載の半導体メモリ装置。
  5. 前記遅延デコーディング信号及び前記反転デコーディング信号を前記デコーディングドライバーから前記サブワードラインドライバーに伝送するための配線が、前記サブアレイを経由して配置されている
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記プレデコーディング信号を前記デコーディングドライバーに提供するための配線が、前記サブアレイを経由して配置されている
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記ワードライングループは、８本のワードラインで構成されている
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記ビットラインセンスアンプのプルアップ電圧を提供するプルアップ電圧ドライバー及び前記ビットラインセンスアンプのプルダウン電圧を提供するプルダウン電圧ドライバーが、前記センスアンプ領域に配置されている
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記プルアップ電圧ドライバー及び前記プルダウン電圧ドライバーは、垂直型ＭＯＳトランジスタを含む
    ことを特徴とする請求項８に記載の半導体メモリ装置。
  10. それぞれが複数のメモリセルを含む複数のサブアレイと、
    前記メモリセルのビットライン方向に隣り合う二つのサブアレイ間に位置する複数のセンスアンプ領域であって、対応する前記サブアレイのビットライン対のデータを感知して増幅するビットラインセンスアンプが配置された複数のセンスアンプ領域と、
    前記メモリセルのワードライン方向に隣り合う二つのサブアレイ間に位置し、所定のワードラインイネーブル信号と対を成す遅延デコーディング信号及び反転デコーディング信号に特定される前記ワードラインをドライビングするように駆動されるサブワードラインドライバーが配置された複数のワードラインドライバー領域であって、前記ワードラインイネーブル信号が複数のワードラインで構成されたワードライングループを特定し、前記デコーディング信号対が特定される前記ワードライングループのなかで１本のワードラインを特定するように構成された複数のワードラインドライバー領域を備え、
    各々のプレデコーディング信号に応じて、前記遅延デコーディング信号及び前記反転デコーディング信号を生成する遅延デコーディングドライバー及び反転デコーディングドライバーが前記センスアンプ領域に配置され、
    前記遅延デコーディング信号と前記反転デコーディング信号と前記プレデコーディング信号とを伝送するための配線を前記サブアレイを経由して配置する
    ことを特徴とする半導体メモリ装置。
  11. 前記メモリセル及び前記ビットラインセンスアンプは、垂直型ＭＯＳトランジスタを含む
    ことを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記サブワードラインドライバーは、前記垂直型ＭＯＳトランジスタを含む
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記遅延デコーディングドライバー及び前記反転デコーディングドライバーは、前記垂直型ＭＯＳトランジスタを含む
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記遅延デコーディングドライバー及び前記反転デコーディングドライバーは、互いに異なるセンスアンプ領域に配置されている
    ことを特徴とする請求項１０に記載の半導体メモリ装置。
  15. 前記遅延デコーディング信号及び前記反転デコーディング信号を各信号に対応する前記遅延デコーディングドライバー及び前記反転デコーディングドライバーから前記サブワードラインドライバーに伝送するための配線が、互いに異なる前記サブアレイを経由して配置されている
    ことを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記プレデコーディング信号を前記遅延デコーディングドライバー及び前記反転デコーディングドライバーに提供するための配線が、前記サブアレイを経由して配置されている
    ことを特徴とする請求項１０に記載の半導体メモリ装置。
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