CN115731980A - 译码驱动电路及存储芯片 - Google Patents

译码驱动电路及存储芯片 Download PDF

Info

Publication number
CN115731980A
CN115731980A CN202110981627.XA CN202110981627A CN115731980A CN 115731980 A CN115731980 A CN 115731980A CN 202110981627 A CN202110981627 A CN 202110981627A CN 115731980 A CN115731980 A CN 115731980A
Authority
CN
China
Prior art keywords
power supply
signal
decoding
sub
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110981627.XA
Other languages
English (en)
Inventor
尚为兵
武贤君
李明浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110981627.XA priority Critical patent/CN115731980A/zh
Priority to PCT/CN2022/108164 priority patent/WO2023024808A1/zh
Priority to EP22860154.8A priority patent/EP4276830A1/en
Priority to US18/155,079 priority patent/US20230170011A1/en
Publication of CN115731980A publication Critical patent/CN115731980A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Abstract

本申请涉及一种译码驱动电路及存储芯片，译码驱动电路包括多个子驱动单元及译码控制模块，所述子驱动单元用于根据电源电压信号、第一译码输入信号和中间译码输出信号生成主字线驱动信号；所述译码控制模块与多个所述子驱动单元连接，用于根据使能控制信号及第二译码输入信号生成所述中间译码输出信号；其中，在所述中间译码输出信号为第一状态期间，所述主字线驱动信号为不驱动状态。本申请能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路的体积，以有效减小半导体存储芯片外围电路区的体积，从而能够相对提高半导体存储芯片单位面积的存储容量。

Description

译码驱动电路及存储芯片
技术领域
本申请涉及集成电路领域，特别是涉及一种译码驱动电路及存储芯片。
背景技术
随着半导体与集成电路技术的快速发展，市场对半导体存储芯片单位面积的存储容量的要求越来越高。
半导体存储芯片通常包括存储阵列区和外围电路区，其中，存储阵列区设置有包括多个存储单元的存储单元阵列，外围电路区设置有控制读写的控制电路和用于设置存储参数的模式寄存器。控制读写的控制电路包括感测放大电路、数据输入输出转换电路、行/列译码电路及其控制电路等。
如果能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路的体积，无疑能够有效减小半导体存储芯片外围电路区的体积，从而能够相对提高半导体存储芯片单位面积的存储容量。
发明内容
基于此，有必要针对上述背景技术中的技术问题提供一种译码驱动电路及存储芯片，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路的体积。
根据一些实施例，本申请的一方面提供一种译码驱动电路，包括多个子驱动单元及译码控制模块，所述子驱动单元用于根据电源电压信号、第一译码输入信号和中间译码输出信号生成主字线驱动信号；所述译码控制模块与多个所述子驱动单元连接，用于根据使能控制信号及第二译码输入信号生成所述中间译码输出信号；其中，在所述中间译码输出信号为第一状态期间，所述主字线驱动信号为不驱动状态。
在上述实施例中的译码驱动电路中，通过设置译码控制模块与多个子驱动单元连接，并设置译码控制模块根据使能控制信号及第二译码输入信号生成中间译码输出信号并提供给各子驱动单元，使得每一子驱动单元根据电源电压信号、第一译码输入信号和所述中间译码输出信号生成主字线驱动信号，主字线驱动信号与字线驱动信号及字线复位信号一起实现对行译码电路中多个本地字线驱动电路的控制。本实施例中实现了利用一译码控制模块控制多个子驱动单元来实现对多个本地字线驱动电路的控制，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路的体积，以有效减小半导体存储芯片外围电路区的体积，从而能够相对提高半导体存储芯片单位面积的存储容量。
在其中一个实施例中，所述子驱动单元包括第一晶体管、第二晶体管及第三晶体管，第一晶体管被配置为：源极与所述电源电压信号连接，栅极与所述第一译码输入信号连接；第二晶体管被配置为：源极与所述电源电压信号连接，栅极与所述中间译码输出信号连接；第三晶体管被配置为：源极与所述译码控制模块连接，漏极与所述第一晶体管的漏极及所述第二晶体管的漏极均连接，栅极与所述第一晶体管的栅极及所述第一译码输入信号均连接。本实施例中，通过设置第一晶体管与第三晶体管构成一控制端连接第一译码输入信号的反向器，且该反相器的输出端与第二晶体管的输出端连接，第二晶体管的控制端与中间译码输出信号连接且输入端与电源电压信号连接，使得子驱动单元根据电源电压信号、第一译码输入信号和中间译码输出信号生成主字线驱动信号，以实现利用一译码控制模块控制多个子驱动单元来实现对多个本地字线驱动电路的控制。
在其中一个实施例中，所述使能控制信号包括第一使能控制信号及第二使能控制信号；所述译码控制模块包括第一反相器、第四晶体管、第五晶体管、第六晶体管、第七晶体管及第二译码信号接收单元，第一反相器被配置为：电源端与第一电源连接，输出端与所述第二晶体管的栅极连接；第四晶体管被配置为：源极接地，漏极与所述第三晶体管的源极连接，栅极与所述第二晶体管的栅极及所述第一反相器的输出端均连接；第五晶体管被配置为：源极与所述第一电源连接，漏极与所述第一反相器的输入端连接，栅极与所述第一反相器的输出端及所述第二晶体管的栅极均连接；第六晶体管被配置为：源极与所述第一电源连接，漏极与所述第一反相器的输入端及所述第五晶体管的漏级均连接，栅极与所述第一使能控制信号连接；第七晶体管被配置为：源极与第二译码信号接收单元连接，漏极与所述第六晶体管的漏极及所述第一反相器的输入端均连接，栅极与所述第二使能控制信号连接。
在其中一个实施例中，所述第二译码输入信号包括第二主译码输入信号及第二副译码输入信号；所述第二译码信号接收单元包括第八晶体管及第九晶体管，第八晶体管被配置为：漏极与所述第七晶体管的源极连接，栅极与所述第二主译码输入信号连接；第九晶体管被配置为：源极接地，漏极与所述第八晶体管的源极连接，栅极与所述第二副译码输入信号连接。
在其中一个实施例中，所述译码驱动电路还包括使能控制模块，使能控制模块与多个所述译码控制模块连接，用于根据主字线使能信号向多个所述译码控制模块提供所述第一使能控制信号及所述第二使能控制信号。
在其中一个实施例中，所述使能控制模块包括第二反相器、第三反相器及第四反相器，第二反相器被配置为：输入端与所述主字线使能信号连接，电源端与所述第一电源连接；第三反相器被配置为：输入端与所述第二反相器的输出端连接，电源端与所述第一电源连接，输出端输出所述第一使能控制信号；第四反相器被配置为：输入端与所述第二反相器的输出端连接，电源端与第二电源连接，输出端输出所述第二使能控制信号。
在其中一个实施例中，所述第一电源输出电压的幅值大于所述第二电源输出电压的幅值。
在其中一个实施例中，所述译码驱动电路还包括电源控制模块，电源控制模块与各所述子驱动单元连接，用于向各所述子驱动单元提供所述电源电压信号；其中，所述电源控制模块还用于根据电源控制信号输出不同电压幅值的电源电压信号。
在其中一个实施例中，所述电源控制信号包括第一子电源控制信号及第二子电源控制信号；所述电源控制模块包括第一电源控制单元及第二电源控制单元，第一电源控制单元与第三电源、所述第一子电源控制信号及所述第二子电源控制信号均连接，用于根据所述第一子电源控制信号及所述第二子电源控制信号生成具有第一幅值的电源电压信号；第二电源控制单元与第一电源及所述第二子电源控制信号的反相信号连接，用于根据所述第二子电源控制信号的反相信号生成具有第二幅值的电源电压信号。
在其中一个实施例中，所述电源控制模块还包括第三电源控制单元，第三电源控制单元与所述第一电源、所述第一子电源控制信号的反相信号连接，用于根据所述第一子电源控制信号的反相信号生成具有第三幅值的电源电压信号。
在其中一个实施例中，所述第一电源控制单元包括第十晶体管及第十一晶体管，第十晶体管被配置为：源极与所述第三电源连接，栅极与所述第一子电源控制信号连接；第十一晶体管被配置为：源极与所述第十晶体管的漏级连接，栅极与所述第二子电源控制信号连接，漏级输出所述具有第一幅值的电源电压信号。
在其中一个实施例中，所述第二电源控制单元包括第十二晶体管及第十三晶体管，第十二晶体管被配置为：源极与所述第一电源连接，栅极与漏级连接；第十三晶体管被配置为：源极与所述第十二晶体管的漏极连接，栅极与所述第二子电源控制信号的反相信号连接，漏级输出所述具有第二幅值的电源电压信号。
在其中一个实施例中，所述第三电源控制单元包括第十四晶体管，第十四晶体管被配置为：源极与所述第一电源连接，栅极与所述第一子电源控制信号的反相信号连接，漏极输出所述具有第三幅值的电源电压信号。
在其中一个实施例中，所述第三电源输出电压的幅值小于所述第一电源输出电压的幅值；所述第一幅值大于所述第二幅值，且所述第二幅值大于所述第三幅值。
根据一些实施例，本申请的另一方面提供一种存储芯片，包括任一本申请实施例中所述的译码驱动电路。通过设置译码控制模块与多个子驱动单元连接，并设置译码控制模块根据使能控制信号及第二译码输入信号生成中间译码输出信号并提供给各子驱动单元，使得每一子驱动单元根据电源电压信号、第一译码输入信号和所述中间译码输出信号生成主字线驱动信号，主字线驱动信号与字线驱动信号及字线复位信号一起实现对行译码电路中多个本地字线驱动电路的控制。本实施例中实现了利用一译码控制模块控制多个子驱动单元来实现对多个本地字线驱动电路的控制，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路的体积，以有效减小半导体存储芯片外围电路区的体积，从而能够相对提高半导体存储芯片单位面积的存储容量。
附图说明
为了更清楚地说明本申请实施例技术中的技术方案，下面将对实施例技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例中提供的一种译码驱动电路的结构框图；
图2为本申请一实施例中提供的一种译码驱动电路中第i子驱动单元的电路原理示意图，其中，1≤i≤n，i、n均为正整数，n为子驱动单元的数量；
图3为本申请一实施例中提供的一种译码驱动电路中译码控制模块的电路原理示意图；
图4为本申请另一实施例中提供的一种译码驱动电路的结构框图；
图5为本申请一实施例中提供的一种译码驱动电路中使能控制模块的电路原理示意图；
图6为本申请一实施例中提供的一种译码驱动电路中电源控制模块的电路原理示意图；
图7为本申请一实施例中提供的一种本地字线驱动电路的电路原理示意图。
附图标记说明：
100、译码驱动电路；10、译码控制模块；11、第二译码信号接收单元；20、子驱动单元；21、第一子驱动单元；2i、第i子驱动单元；2n、第n子驱动单元；30、使能控制模块；40、电源控制模块；41、第一电源控制单元；42、第二电源控制单元；43、第三电源控制单元。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
请参考图1，在本申请的一个实施例中，提供了一种译码驱动电路100，包括第一子驱动单元21、第i子驱动单元2i、第n子驱动单元2n及译码控制模块10，其中，第i子驱动单元2i用于根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号；译码控制模块10与第一子驱动单元21、第i子驱动单元2i及第n子驱动单元2n均连接，用于根据使能控制信号及第二译码输入信号生成中间译码输出信号MIntp；其中，在中间译码输出信号MIntp为第一状态期间，主字线驱动信号为不驱动状态。第一子驱动单元21根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号bMWL0，第i子驱动单元2i根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号bMWLi-1，第n子驱动单元2n根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号bMWLn-1。本实施例中，1≤i≤n，i、n均为正整数，n为子驱动单元的数量。
具体地，请继续参考图1，通过设置译码控制模块10与多个子驱动单元连接，并设置译码控制模块10根据使能控制信号及第二译码输入信号生成中间译码输出信号MIntp并提供给各子驱动单元，使得每一子驱动单元根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号，主字线驱动信号与字线驱动信号及字线复位信号一起实现对行译码电路中多个本地字线驱动电路的控制，可以设置中间译码输出信号MIntp为第一状态期间，所述主字线驱动信号为不驱动状态，使得后级对应连接的字线保持不激活状态；并设置中间译码输出信号MIntp为第二状态期间，所述主字线驱动信号为驱动状态，以驱动后级对应连接的字线保持激活状态。本实施例中实现了利用一译码控制模块10控制多个子驱动单元来实现对多个本地字线驱动电路的控制，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路100的体积，以有效减小半导体存储芯片外围电路区的体积，从而能够相对提高半导体存储芯片单位面积的存储容量。
作为示例，请参考图2，可以设置第i子驱动单元2i包括第一晶体管M1、第二晶体管M2及第三晶体管M3，第一晶体管M1被配置为：源极与电源电压信号PbMWL连接，栅极与第一译码输入信号Intp1连接；第二晶体管M2被配置为：源极与电源电压信号PbMWL连接，栅极与中间译码输出信号MIntp连接；第三晶体管M3被配置为：源极与译码控制模块10连接，漏极与第一晶体管M1的漏极及第二晶体管M2的漏极均连接，栅极与第一晶体管M1的栅极及第一译码输入信号Intp1均连接，1≤i≤n，i、n均为正整数，n为子驱动单元的数量。本实施例中，通过设置第一晶体管M1与第三晶体管M3构成一控制端连接第一译码输入信号Intp1的反向器，且该反相器的输出端与第二晶体管M2的输出端连接，第二晶体管M2的栅极与中间译码输出信号MIntp连接且输入端与电源电压信号连接，使得对应连接的子驱动单元20根据电源电压信号PbMWL、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号，以驱动后级连接的字线，实现利用一译码控制模块10控制多个子驱动单元20来实现对多个本地字线驱动电路的控制。
作为示例，请参考图3，可以设置使能控制信号包括第一使能控制信号EN1及第二使能控制信号EN2；译码控制模块10包括第一反相器(未图示)、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7及第二译码信号接收单元11，第一反相器被配置为：电源端与第一电源VDD1连接，输出端与第二晶体管M2的栅极连接；第四晶体管M4被配置为：源极接地，漏极与第三晶体管M3的源极连接，栅极与第二晶体管M2的栅极及第一反相器的输出端均连接；第五晶体管M5被配置为：源极与第一电源VDD1连接，漏极与第一反相器的输入端连接，栅极与第一反相器的输出端及第二晶体管M2的栅极均连接；第六晶体管M6被配置为：源极与第一电源VDD1连接，漏极与第一反相器的输入端及第五晶体管M5的漏级均连接，栅极与第一使能控制信号EN1连接；第七晶体管M7被配置为：源极与第二译码信号接收单元11连接，漏极与第六晶体管M6的漏极及第一反相器的输入端均连接，栅极与第二使能控制信号EN2连接。译码控制模块10根据第一使能控制信号EN1、第二使能控制信号EN2及第二译码信号接收单元11提供的信号向后级连接的子驱动单元20提供对应的中间译码输出信号MIntp，使得该子驱动单元能够根据电源电压信号PbMWL、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号，以驱动后级连接的字线。本实施例可以实现在中间译码输出信号MIntp为第一状态期间，驱动后级连接的各子驱动单元20输出的主字线驱动信号为不驱动状态，使得后级对应连接的字线保持不激活状态；以及在中间译码输出信号MIntp为第二状态期间，驱动后级连接的各子驱动单元20输出的主字线驱动信号为驱动状态，以驱动后级对应连接的字线保持激活状态。
作为示例，请参考图3，可以设置第一反相器包括晶体管Q1及晶体管Q2，晶体管Q1被配置为：源极与第一电源VDD1连接，栅极与第五晶体管M5的漏极连接；晶体管Q2被配置为：源极接地，漏极与晶体管Q1的漏极连接并作为第一反相器的输出端，栅极与晶体管Q1的栅极连接并作为第一反相器的输入端。
作为示例，请继续参考图3，第二译码输入信号包括第二主译码输入信号Intp2及第二副译码输入信号Intp3；第二译码信号接收单元11包括第八晶体管M8及第九晶体管M9，第八晶体管M8被配置为：漏极与第七晶体管M7的源极连接，栅极与第二主译码输入信号Intp2连接；第九晶体管M9被配置为：源极接地，漏极与第八晶体管M8的源极连接，栅极与第二副译码输入信号Intp3连接。第二译码信号接收单元11根据第二主译码输入信号Intp2及第二副译码输入信号Intp3向第七晶体管M7提供源极信号，协同第一使能控制信号EN1、第二使能控制信号EN2控制第六晶体管M6、第七晶体管M7动作，向后级电路提供驱动信号，使得译码控制模块10向后级连接的子驱动单元20提供对应的中间译码输出信号，使得该子驱动单元20能够根据电源电压信号PbMWL、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号，以驱动后级连接的字线。
作为示例，请参考图4，译码驱动电路100还包括使能控制模块30，使能控制模块30与多个译码控制模块10连接，用于根据主字线使能信号bMWLEn向多个译码控制模块10提供第一使能控制信号EN1及第二使能控制信号EN2。
作为示例，请参考图5，使能控制模块30包括第二反相器Inv2、第三反相器Inv3及第四反相器Inv4，第二反相器Inv2被配置为：输入端与主字线使能信号bMWLEn连接，电源端与第一电源VDD1连接；第三反相器Inv3被配置为：输入端与第二反相器Inv2的输出端连接，电源端与第一电源VDD1连接，输出端输出第一使能控制信号EN1；第四反相器Inv4被配置为：输入端与第二反相器Inv2的输出端连接，电源端与第二电源VDD2连接，输出端输出第二使能控制信号EN2。可以设置第一电源VDD1输出电压的幅值大于第二电源VDD2输出电压的幅值。
作为示例，请继续参考图5，可以设置第一电源VDD1输出电压的幅值为3V，第二电源VDD2输出电压的幅值为1.6V。
作为示例，请参考图6，译码驱动电路100还包括电源控制模块40，电源控制模块40与各子驱动单元连接，用于向各子驱动单元提供电源电压信号；其中，电源控制模块40还用于根据电源控制信号输出不同电压幅值的电源电压信号。
作为示例，请继续参考图6，可以设置电源控制信号包括第一子电源控制信号Sel1及第二子电源控制信号Sela；电源控制模块40包括第一电源控制单元41及第二电源控制单元42，第一电源控制单元41与第三电源VDD3、第一子电源控制信号Sel1及第二子电源控制信号Sela均连接，用于根据第一子电源控制信号Sel1及第二子电源控制信号Sela生成具有第一幅值的电源电压信号；第二电源控制单元42与第一电源VDD1及第二子电源控制信号的反相信号Selb连接，用于根据第二子电源控制信号的反相信号Selb生成具有第二幅值的电源电压信号。
作为示例，请继续参考图6，可以设置第一电源控制单元41包括第十晶体管M10及第十一晶体管M11，第十晶体管M10被配置为：源极与第三电源VDD3连接，栅极与第一子电源控制信号Sel1连接；第十一晶体管M11被配置为：源极与第十晶体管M10的漏级连接，栅极与第二子电源控制信号Sela连接，漏级输出具有第一幅值的电源电压信号。
作为示例，请继续参考图6，可以设置第二电源控制单元42包括第十二晶体管M12及第十三晶体管M13，第十二晶体管M12被配置为：源极与第一电源VDD1连接，栅极与漏级连接；第十三晶体管M13被配置为：源极与第十二晶体管M12的漏极连接，栅极与第二子电源控制信号的反相信号Selb连接，漏级输出具有第二幅值的电源电压信号。
作为示例，请继续参考图6，可以设置第一电源VDD1输出电压的幅值为3V，第三电源VDD3输出电压的幅值为1.8V，使得第一电源控制单元41能够输出3v-Vt的电源电压信号，及第二电源控制单元42能够输出1.8v的电源电压信号。
作为示例，请继续参考图6，可以设置电源控制模块40还包括第三电源控制单元43，第三电源控制单元43与第一电源VDD1、第一子电源控制信号的反相信号Sel2连接，用于根据第一子电源控制信号的反相信号Sel2生成具有第三幅值的电源电压信号。
作为示例，请继续参考图6，可以设置第三电源控制单元43包括第十四晶体管M14，第十四晶体管M14被配置为：源极与第一电源VDD1连接，栅极与第一子电源控制信号的反相信号Sel2连接，漏极输出具有第三幅值的电源电压信号。例如，可以设置第一电源VDD1输出电压的幅值为3V，使得第三电源控制单元43能够输出3v的电源电压信号。
作为示例，请继续参考图6，可以设置第三电源VDD3输出电压的幅值小于第一电源VDD1输出电压的幅值；第一幅值大于第二幅值，且第二幅值大于第三幅值。例如，可以设置第一电源VDD1输出电压的幅值为3V，第三电源VDD3输出电压的幅值为1.8V，使得第一电源控制单元41能够输出3v-Vt的电源电压信号，及第二电源控制单元42能够输出1.8v的电源电压信号，第三电源控制单元43能够输出3v的电源电压信号。在电源控制模块40驱动电路频繁工作的状态下，可以控制第三电源控制单元43能够输出3v的电源电压信号，减少频繁切换电源电压信号的功耗；在电源控制模块40驱动电路处于待机状态下，可以控制第一电源控制单元41能够输出3v-Vt的电源电压信号，在减少功耗的同时为驱动电路的工作用电做好准备；在电源控制模块40驱动电路处于更长时间不工作的状态下，可以控制第二电源控制单元42能够输出1.8v的电源电压信号，以减少电路功耗。
作为示例，请继续参考图6，可以设置第二子电源控制信号Sela经由反相器Inv5与控制电路(未图示)连接，并设置第一子电源控制信号Sel1经由反相器Inv6与控制电路连接，使得控制电路能够根据电源控制模块40驱动电路的实际工作状态控制电源控制模块40输出对应幅值的电源电压信号，以减少电路功耗。
作为示例，请参考图7，本地字线驱动电路的电路(Local Word Line Driver，LWD)包括晶体管Q3、晶体管Q4及晶体管Q5，晶体管Q3被配置为：源极与字线驱动信号WLDV连接，栅极与主字线驱动信号bMWL连接，漏极与字线WL连接；晶体管Q4被配置为：源极接地，漏极与晶体管Q3的漏极及字线WL均连接，栅极与主字线驱动信号bMWL连接；晶体管Q5被配置为：源极接地，漏极与晶体管Q3的漏极、晶体管Q4的漏极及字线WL均连接，栅极与字线复位信号WLRst连接。本地字线驱动电路的电路根据主字线驱动信号bMWL、字线复位信号WLRst及字线驱动信号WLDV驱动字线WL的状态。例如，可以设置中间译码输出信号为第一状态期间，译码驱动电路输出的主字线驱动信号bMWL为不驱动状态，使得字线WL保持不激活状态；并设置中间译码输出信号为第二状态期间，译码驱动电路输出的主字线驱动信号bMWL为驱动状态，以驱动字线WL保持激活状态。
关于上述实施例中涉及的字线驱动信号WLDV及字线复位信号WLRst可以采用相关现有技术实现，具体实现原理本申请不再赘述。
根据一些实施例，本申请提供了一种存储芯片，包括任一本申请实施例中的译码驱动电路。通过设置译码控制模块与多个子驱动单元连接，并设置译码控制模块根据使能控制信号及第二译码输入信号生成中间译码输出信号并提供给各子驱动单元，使得每一子驱动单元根据电源电压信号、第一译码输入信号和中间译码输出信号生成主字线驱动信号，主字线驱动信号与字线驱动信号及字线复位信号一起实现对行译码电路中多个本地字线驱动电路的控制，可以设置中间译码输出信号为第一状态期间，所述主字线驱动信号为不驱动状态，使得后级对应连接的字线保持不激活状态；并设置中间译码输出信号为第二状态期间，所述主字线驱动信号为驱动状态，以驱动后级对应连接的字线保持激活状态。本实施例中实现了利用一译码控制模块控制多个子驱动单元来实现对多个本地字线驱动电路的控制，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路的体积，以有效减小半导体存储芯片外围电路区的体积，从而能够相对提高半导体存储芯片单位面积的存储容量。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种译码驱动电路，其特征在于，包括：
多个子驱动单元，用于根据电源电压信号、第一译码输入信号和中间译码输出信号生成主字线驱动信号；
译码控制模块，所述译码控制模块与多个所述子驱动单元连接，用于根据使能控制信号及第二译码输入信号生成所述中间译码输出信号；
其中，在所述中间译码输出信号为第一状态期间，所述主字线驱动信号为不驱动状态。
2.根据权利要求1所述的译码驱动电路，其特征在于，所述子驱动单元包括：
第一晶体管，被配置为：源极与所述电源电压信号连接，栅极与所述第一译码输入信号连接；
第二晶体管，被配置为：源极与所述电源电压信号连接，栅极与所述中间译码输出信号连接；
第三晶体管，被配置为：源极与所述译码控制模块连接，漏极与所述第一晶体管的漏极及所述第二晶体管的漏极均连接，栅极与所述第一晶体管的栅极及所述第一译码输入信号均连接。
3.根据权利要求2所述的译码驱动电路，其特征在于，所述使能控制信号包括第一使能控制信号及第二使能控制信号；所述译码控制模块包括：
第一反相器，被配置为：电源端与第一电源连接，输出端与所述第二晶体管的栅极连接；
第四晶体管，被配置为：源极接地，漏极与所述第三晶体管的源极连接，栅极与所述第二晶体管的栅极及所述第一反相器的输出端均连接；
第五晶体管，被配置为：源极与所述第一电源连接，漏极与所述第一反相器的输入端连接，栅极与所述第一反相器的输出端及所述第二晶体管的栅极均连接；
第六晶体管，被配置为：源极与所述第一电源连接，漏极与所述第一反相器的输入端及所述第五晶体管的漏级均连接，栅极与所述第一使能控制信号连接；
第七晶体管，被配置为：源极与第二译码信号接收单元连接，漏极与所述第六晶体管的漏极及所述第一反相器的输入端均连接，栅极与所述第二使能控制信号连接。
4.根据权利要求3所述的译码驱动电路，其特征在于，所述第二译码输入信号包括第二主译码输入信号及第二副译码输入信号；所述第二译码信号接收单元包括：
第八晶体管，被配置为：漏极与所述第七晶体管的源极连接，栅极与所述第二主译码输入信号连接；
第九晶体管，被配置为：源极接地，漏极与所述第八晶体管的源极连接，栅极与所述第二副译码输入信号连接。
5.根据权利要求4所述的译码驱动电路，其特征在于，还包括：
使能控制模块，与多个所述译码控制模块连接，用于根据主字线使能信号向多个所述译码控制模块提供所述第一使能控制信号及所述第二使能控制信号。
6.根据权利要求5所述的译码驱动电路，其特征在于，所述使能控制模块包括：
第二反相器，被配置为：输入端与所述主字线使能信号连接，电源端与所述第一电源连接；
第三反相器，被配置为：输入端与所述第二反相器的输出端连接，电源端与所述第一电源连接，输出端输出所述第一使能控制信号；
第四反相器，被配置为：输入端与所述第二反相器的输出端连接，电源端与第二电源连接，输出端输出所述第二使能控制信号。
7.根据权利要求6所述的译码驱动电路，其特征在于，所述第一电源输出电压的幅值大于所述第二电源输出电压的幅值。
8.根据权利要求1-7任一项所述的译码驱动电路，其特征在于，还包括：
电源控制模块，与各所述子驱动单元连接，用于向各所述子驱动单元提供所述电源电压信号；
其中，所述电源控制模块还用于根据电源控制信号输出不同电压幅值的电源电压信号。
9.根据权利要求8所述的译码驱动电路，其特征在于，所述电源控制信号包括第一子电源控制信号及第二子电源控制信号；所述电源控制模块包括：
第一电源控制单元，与第三电源、所述第一子电源控制信号及所述第二子电源控制信号均连接，用于根据所述第一子电源控制信号及所述第二子电源控制信号生成具有第一幅值的电源电压信号；
第二电源控制单元，与第一电源及所述第二子电源控制信号的反相信号连接，用于根据所述第二子电源控制信号的反相信号生成具有第二幅值的电源电压信号。
10.根据权利要求9所述的译码驱动电路，其特征在于，所述电源控制模块还包括：
第三电源控制单元，与所述第一电源、所述第一子电源控制信号的反相信号连接，用于根据所述第一子电源控制信号的反相信号生成具有第三幅值的电源电压信号。
11.根据权利要求9所述的译码驱动电路，其特征在于，所述第一电源控制单元包括：
第十晶体管，被配置为：源极与所述第三电源连接，栅极与所述第一子电源控制信号连接；
第十一晶体管，被配置为：源极与所述第十晶体管的漏级连接，栅极与所述第二子电源控制信号连接，漏级输出所述具有第一幅值的电源电压信号。
12.根据权利要求9所述的译码驱动电路，其特征在于，所述第二电源控制单元包括：
第十二晶体管，被配置为：源极与所述第一电源连接，栅极与漏级连接；
第十三晶体管，被配置为：源极与所述第十二晶体管的漏极连接，栅极与所述第二子电源控制信号的反相信号连接，漏级输出所述具有第二幅值的电源电压信号。
13.根据权利要求10所述的译码驱动电路，其特征在于，所述第三电源控制单元包括：
第十四晶体管，被配置为：源极与所述第一电源连接，栅极与所述第一子电源控制信号的反相信号连接，漏极输出所述具有第三幅值的电源电压信号。
14.根据权利要求13所述的译码驱动电路，其特征在于，所述第三电源输出电压的幅值小于所述第一电源输出电压的幅值；
所述第一幅值大于所述第二幅值，且所述第二幅值大于所述第三幅值。
15.一种存储芯片，其特征在于，包括：
权利要求1-14任一项所述的译码驱动电路。
CN202110981627.XA 2021-08-25 2021-08-25 译码驱动电路及存储芯片 Pending CN115731980A (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202110981627.XA CN115731980A (zh) 2021-08-25 2021-08-25 译码驱动电路及存储芯片
PCT/CN2022/108164 WO2023024808A1 (zh) 2021-08-25 2022-07-27 译码驱动电路及存储芯片
EP22860154.8A EP4276830A1 (en) 2021-08-25 2022-07-27 Decoding drive circuit and memory chip
US18/155,079 US20230170011A1 (en) 2021-08-25 2023-01-17 Decoder driver circuit and memory chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110981627.XA CN115731980A (zh) 2021-08-25 2021-08-25 译码驱动电路及存储芯片

Publications (1)

Publication Number Publication Date
CN115731980A true CN115731980A (zh) 2023-03-03

Family

ID=85290575

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110981627.XA Pending CN115731980A (zh) 2021-08-25 2021-08-25 译码驱动电路及存储芯片

Country Status (4)

Country Link
US (1) US20230170011A1 (zh)
EP (1) EP4276830A1 (zh)
CN (1) CN115731980A (zh)
WO (1) WO2023024808A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3970396B2 (ja) * 1997-10-24 2007-09-05 エルピーダメモリ株式会社 半導体記憶装置
KR100666181B1 (ko) * 2005-12-27 2007-01-09 삼성전자주식회사 센스앰프 및 워드라인 드라이버 영역을 위한 면적을최소화하는 레이아웃을 가지는 반도체 메모리 장치
CN101694780B (zh) * 2009-10-14 2012-04-18 上海宏力半导体制造有限公司 存储阵列结构、嵌入式存储器及系统级芯片
JP7330068B2 (ja) * 2019-11-11 2023-08-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN113192544A (zh) * 2021-04-25 2021-07-30 北京航空航天大学 存算一体数据读取译码电路以及存算一体存储器

Also Published As

Publication number Publication date
US20230170011A1 (en) 2023-06-01
EP4276830A1 (en) 2023-11-15
WO2023024808A1 (zh) 2023-03-02

Similar Documents

Publication Publication Date Title
US6574150B2 (en) Dynamic random access memory with low power consumption
JPH06282984A (ja) セルフリフレッシュによるｄｒａｍの電力管理装置および方法
US9112488B2 (en) Semiconductor memory device with a clock circuit for reducing power consumption in a standby state
US20220254384A1 (en) System and method of power management in memory design
EP1903577B1 (en) Semiconductor memory device
US4688196A (en) Semiconductor dynamic memory device with less power consumption in internal refresh mode
KR0121131B1 (ko) 반도체 메모리장치의 구동회로
US5696721A (en) Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range
US5875132A (en) Semiconductor memory device for storing data comprising of plural bits and method for operating the same
JPH07220472A (ja) 内部電源回路
US20040213038A1 (en) Ferroelectric memory device
US5021680A (en) Voltage supply circuit for programming circuits of programmable logic arrays
CN115731980A (zh) 译码驱动电路及存储芯片
CN115731981A (zh) 译码驱动电路及存储芯片
US6819623B2 (en) Integrated circuit memory devices having efficient column select signal generation during normal and refresh modes of operation and methods of operating same
US6980460B2 (en) Semiconductor integrated circuit device and operation method therefor
US7099177B2 (en) Nonvolatile ferroelectric memory device having power control function
US7755925B2 (en) Static random access memory
US7158436B2 (en) Semiconductor memory devices
JP2007004876A (ja) 強誘電体メモリ装置及び表示用駆動ｉｃ
KR0164816B1 (ko) 외부전원전압을 워드라인 구동전압으로 사용하는 반도체 메모리
JPH07211080A (ja) 半導体記憶装置、及びデータ処理装置
CN116994617A (zh) 一种数据传输电路、方法和半导体存储器
US8351272B2 (en) Apparatuses and methods to reduce power consumption in digital circuits
KR100228524B1 (ko) 반도체 메모리 장치의 워드라인 구동회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination